半导体装置及其制造方法 【技术领域】
本发明涉及半导体装置及其制造方法，特别是涉及具有侧壁的半导体装置及其制造方法。
背景技术
以下参照附图6(a)、(b)对以往的半导体装置的结构进行说明。图6是表示以往的半导体结构的结构图，(a)是俯视图，(b)是图(a)的A-A部位的剖面图。
如图6(a)所示，在以往的半导体装置中，基板1包括：作为元件形成区域的半导体层2、包围半导体2的侧方的浅槽元件分离(以下表示为STI)3。而且，将栅电极4设置成纵断半导体层2的上部并延伸到STI3的上部。在栅电极4的侧方，形成包围住全侧面的绝缘性的侧壁9。
在以往的半导体装置的构成中，如图6(b)所示，具有：由半导体层2和STI3构成的基板1、在半导体层2内相互间隔地设置，由高浓度杂质扩散层6与低浓度杂质扩散层7构成的源·漏区域8；设置在半导体层2之中地被夹在源·漏区域8之间的区域上的，由硅氧化膜(SiO2)构成的栅极绝缘膜5；被设置在栅极绝缘膜5上面的由多晶硅构成的栅电极4；由设置在从栅电极4的侧面到半导体层2的上面上的硅氮化膜(SiN)构成的侧壁9。
源·漏区域8中的高浓度杂质扩散层6，被设置在半导体层2中的位于绝缘性侧壁9的外侧部分上。低浓度杂质扩散层7连接于半导体层2中的高浓度杂质扩散层6的内侧，设置的比高浓度杂质扩散层6的深度要浅。
接下来，参照附图7(a)～(d)就以往的半导体的制造方法进行说明。附图7(a)～(b)是表示图6所示的半导体装置的制造工序的剖面图。
首先，在图7(a)所示的工序中，在基板1上形成包围半导体层2的STI(图中未示)以后，在半导体层2的上面，形成由硅氧化膜5和多晶硅构成的栅电极4。然后，通过将栅电极4作为掩模向半导体层2进行离子注入，在半导体层2的上层部中的位于栅电极4的两侧方的部分上形成低浓度杂质扩散层7。
接下来，在图7(b)所示的工序中，在半导体层2的上面堆积覆盖栅电极4以及栅极绝缘膜5的硅氮化膜9a。
然后，在图7(c)所示的工序中，通过将栅电极4以及侧壁9作为掩模向半导体层2进行离子注入，在位于半导体层2的上层部之中的侧壁9的外侧方的部分形成高浓度杂质扩散层6。高浓度杂质扩散层6比低浓度杂质扩散层7以更深的注入深度形成。高浓度杂质扩散层6与低浓度杂质扩散层7成为源·漏区域8。通过以上的工序形成以往的半导体装置。
一般来说，作为侧壁9的材料使用硅氮化物。由于硅氮化物具有大的应力，在栅极绝缘膜5以及半导体层2上施加起因于侧壁9的应力。作为缓和上述应力的方法，提出在栅电极和侧壁之间，放置L字形的应力缓和层的方案(比如，参照专利文献1)。
【专利文献1】
特开平5-102074号公报(第四页、图4)
但是，随着MISFET的微细化，对于栅极长度的侧壁的相对厚度在增加，而且侧壁的应力对栅电极的影响也在增加。
侧壁的应力到达栅电极、栅极绝缘膜，阈值电压容易发生变位。而且，这个应力到达半导体层，也担心会成为产生漏电流的结晶欠缺的原因。所以，只是在栅电极和侧壁之间放置应力缓和层很难有效地缓和应力，需要进一步减轻或缓和应力的措施。
【发明内容】
本发明的目的在于提供一种通过缓和因侧壁引起的应力，而且具有高可靠性的半导体装置及其制造方法。
本发明的第一半导体装置，包括：具有元件形成区域的半导体层；包围所述元件形成区域的侧方的元件分离；在所述半导体层的所述元件形成区域内设置的源·漏区域；在所述元件形成区域上设置的栅极绝缘膜；从所述栅极绝缘膜上延伸到所述元件分离的上方的栅电极；设置在所述栅电极的侧方的，在除去所述元件形成区域的部分之上的一部分形成断绝的侧壁。
由此，与栅电极被闭环状的侧壁覆盖的以往技术比较，可以减低由侧壁引起的应力。
所述源·漏区域也可以具有高浓度杂质扩散层和低浓度杂质扩散层，所述侧壁也可以是用于形成上述高浓度杂质扩散层的离子注入掩模。
通过除去所述侧壁中的位于所述元件分离的上的部分的至少一部分而使所述侧壁断绝，可以减低从侧壁向栅电极以及栅极绝缘膜造成的应力，因此可以抑制阈值电压的变动。
也可以把所述栅电极设置在成为连接栅极触点部分的触点形成区域和与所述触点形成区域夹住所述元件形成区域的对向区域中的所述元件分离上。
所述侧壁由于被设置在除去所述元件形成区域和与所述元件分离之中的所述元件形成区域的临界区域，设置侧壁的区域更少了，因此起因于侧壁的应力被进一步缓和。因此可以减低从侧壁对基板造成的应力，可以阻止在元件形成区域产生的结晶缺陷，避免发生漏电流。
也可以在所述侧壁与所述栅电极之间至少安置一个L字形侧壁以及调整间隔层。
所述侧壁最好由硅氮化膜构成。
本发明的第二半导体装置，包括：具有元件形成区域的半导体层；包围所述元件形成区域的侧方的元件分离；在所述半导体层的所述元件形成区域内设置的源·漏区域；在所述元件形成区域上设置的栅极绝缘膜；从所述栅极绝缘膜上延伸到所述元件分离的上方的栅电极；设置在所述栅电极的侧方的，其除去所述元件形成区域的部分之上的一部分的厚度，比所述元件形成区域之上的部分的厚度要薄的侧壁。
由此，与栅电极的侧方被同样厚度的侧壁所包围的以往技术比较，可以减低由侧壁引起的应力。
所述源·漏区域也可以具有高浓度杂质扩散层和低浓度杂质扩散层，所述侧壁也可以是用于形成上述高浓度杂质扩散层的离子注入掩模。
所述侧壁最好由硅氮化膜构成。
本发明的半导体装置的第一制造方法，是一种用于制造设置在具有由半导体层构成的元件形成区域和包围所述元件形成区域的侧方的元件分离的基板上的半导体装置的制造方法，其特征在于：包括：在所述元件形成区域上，形成栅极绝缘膜的工序(a)；形成从所述元件形成区域上的所述栅极绝缘膜上延伸到所述元件分离的上方的栅电极的工序(b)；形成包围所述栅电极的侧方的侧壁的工序(c)；通过除去所述侧壁中的除了所述元件形成区域的部分上的一部分而断绝所述侧壁的工序(d)；在所述工序(c)或者所述工序(d)之后，通过将所述侧壁以及所述栅电极作为掩模进行离子注入，在所述半导体层的所述元件形成区域内形成第一杂质扩散层的工序(e)。
这样，与以往的在栅电极的侧方被闭环状的侧壁所覆盖的结构相比较，可制造出因侧壁所发生的应力小的半导体装置。
在所述工序(b)之后的所述工序(c)之前，包括通过将所述栅电极作为掩模进行离子注入，在所述元件形成区域内形成第二杂质扩散层的工序，在所述工序(e)中，形成比所述第二杂质扩散层具有更高浓度杂质的所述第一杂质扩散层，也可以将所述第一杂质扩散层以及所述第二杂质扩散层作为源·漏区域。
在所述工序(b)中，在所述元件分离的上面，形成具有触点形成区域和与所述触点形成区域对向的中间夹隔有所述元件形成区域的区域的所述栅电极，在所述工序(d)中，在所述栅电极中的位于所述元件分离的上方的区域中的至少一部分区域中，除去所述侧壁的至少一部分。由此，可以制造出从所述侧壁向栅电极以及栅极绝缘膜造成的应力少的半导体装置。
在所述工序(d)中，通过除去被设置在所述元件形成区域和所述元件分离中的除了与所述元件形成区域的边界区域的区域上的所述侧壁，可以制造出设置的侧壁区域更少的半导体装置。所以，可以进一步缓和起因与侧壁的应力，减低从侧壁向基板造成的应力。因此，可以阻止在元件形成区域产生的结晶缺陷，避免发生漏电流。
在所述工序(b)之后的所述工序(c)之前，还包含在所述栅电极的侧面形成L字形状的侧壁以及调整间隔层中的至少一个的工序。
所述侧壁最好由硅氮化膜构成。
本发明的第二半导体装置的制造方法，是一种用于制造被设置在具有半导体层的元件形成区域和包围所述元件形成区域的侧方的元件分离的基板上的半导体装置的制造方法，其特征在于：包括：在所述元件形成区域上，形成栅极绝缘膜的工序(a)；形成从所述元件形成区域上的所述栅极绝缘膜上延伸到所述元件分离的上方的栅电极的工序(b)；形成包围所述栅电极的侧方的侧壁的工序(c)；通过除去所述侧壁中的除了所述元件形成区域的部分上的一部分而使侧壁的一部分的厚度变薄的工序(d)；及在所述工序(c)或(d)之后，通过将所述侧壁以及所述栅电极作为掩模进行离子注入，在所述元件形成区域内形成第一杂质扩散层的工序(e)。
由此，与栅电极的侧方被同样厚度的侧壁所包围的以往技术比较，可以制造出起因于侧壁的应力小的半导体装置。
所述侧壁最好由硅氮化膜构成。
【附图说明】
图1是实施例1的半导体装置的结构图，(a)是俯视图，(b)是图1(a)的A-A部位的栅极长度方向的剖面图，(c)是图1(a)的B-B部位的栅极宽度方向的剖面图。
图2(a)～(e)是表示实施例1的半导体装置的制造工序的图，上图是俯视图，下图是上图A部位的剖面图。
图3是实施例2的半导体装置的结构图，(a)是俯视图，(b)是图3(a)的A-A部位的栅极长度方向的剖面图，(c)是图3(a)的B-B部位的栅极宽度方向的剖面图。
图4(a)～(e)是表示实施例2的半导体装置的制造工序的图，上图是俯视图，下图是上图A部位的剖面图。
图5是实施例3的半导体装置的结构图，(a)是俯视图，(b)是图5(a)的A-A部位的栅极长度方向的剖面图，(c)是图5(a)的B-B部位的栅极宽度方向的剖面图。
图6是以往的半导体装置的结构图，(a)是俯视图，(b)是图6(a)的A-A部位的剖面图。
图7(a)～(d)是表示图6所示的半导体装置的制造工序的剖面图。
图中：11-基板，12-半导体层，13-STI，14-栅电极，15-栅极绝缘膜，16-高浓度杂质扩散层，17-低浓度杂质扩散层，18-源·漏区域，19-侧壁，19a-侧壁用绝缘膜，20-区域，21-光致抗蚀膜层，22-栅极触点，30-侧壁，30a-侧壁用绝缘膜，31-区域，32-区域，33-光致抗蚀膜层，50-侧壁
【具体实施方式】
以下参照附图，对本发明的实施例进行说明。
另外，在以下所示的实施例中，是以具有LDD结构的MISFET为对象进行的说明，但是本发明不限于此。本发明适用于具有侧壁或者与之相当的结构，并因其中产生的应力而且成为问题的各种半导体装置。
实施例1
首先，参照图1(a)～(b)对实施例的半导体装置进行说明。图1是实施例1的半导体装置的结构图，(a)是俯视图，(b)是图1(a)的A-A部位的栅极长度方向的剖面图，(c)是图1(a)的B-B部位的栅极宽度方向的剖面图。
如图1所示，在本实施例的半导体装置中，基板11包括：作为元件形成区域的半导体层12、包围半导体12的侧方的浅槽分离(以下表示为STI)13。而且，栅电极14被设置成纵断半导体层12的上部并延伸到STI13的上部。栅电极14的侧方除去位于STI13的上面的栅极触点22的侧方的区域20以外，其它被绝缘性的侧壁19所包围。在区域20，如图1(c)所示，由于设置有侧壁19，在STI13的上面露出栅电极14的侧面。
本实施例的半导体装置的构成，如图1(b)所示，包括：具有成为元件形成区域的半导体层12以及成为元件分离区域的STI13的基板11、在半导体层12内设置，由高浓度杂质扩散层16与低浓度杂质扩散层17构成的源·漏区域18；设置在夹在半导体层12之中的源·漏区域18的区域上，由硅氧化膜或者硅氧氮化膜构成的栅极绝缘膜15；设置在栅极绝缘膜15上面，由多晶硅构成的栅极长度130nm的栅电极14；在栅电极14的侧方设置的具有绝缘性的侧壁19。
源·漏区域18在半导体层12内相互间隔地设置，高浓度杂质扩散层16包含浓度1×1021/cm3的杂质，低浓度杂质扩散层17比高浓度杂质扩散层16的深度要浅地设置，包含浓度1×1018/cm3～6×1020/cm3的杂质。
接下来，参照附图2(a)～(e)就实施例1的半导体装置的制造方法进行说明。附图2(a)～(e)是表示实施例1的半导体装置的制造工序的剖面图，上图是俯视图，下图是上图的A-A部位的剖面图。
首先，在图2(a)所示的工序中，在包围基板11的元件形成区域的侧方形成槽(图中未示)。然后，通过以硅氧化膜埋入槽，形成STI13(如图所示)。由此，作为元件形成区域的半导体层12和包围半导体层12的侧方的STI13在上面露出。
接下来，在半导体层12上面，形成由硅氧化膜或者硅氧氮化膜构成的栅极绝缘膜以后，在栅极绝缘膜15的上面形成由多晶硅构成的电极。此时，栅电极14纵断半导体层12的上面并延伸形成到STI13的上面。
然后，将栅电极14作为掩模，通过在半导体层12注入杂质的离子，形成杂质浓度为1×1018/cm3～6×1020/cm3的低浓度杂质扩散层17。
接下来，在图2(b)所示的工序中，在半导体12上堆积覆盖栅电极14以及栅极绝缘膜15的侧壁用绝缘膜19a。这里，作为侧壁用绝缘膜19a的例子举出的是硅氮化膜，但是也可以采用由硅氧化膜(下层)和硅氮化膜(上层)构成的层叠膜。或者，采用由硅氧氮化膜或硅氧化膜(下层)和硅氧氮化膜(上层)构成的层叠膜。
接下来，在图2(c)所示工序中，由干蚀刻工艺对侧壁用绝缘膜19a进行各向异性的蚀刻，形成包围栅电极14的侧面的侧壁19。
接下来，在图2(d)所示工序中，由平板印刷技术，在基板11上，在位于设置栅电极14之中栅极触点22(图2(e)所示)部分的侧方的侧壁19的区域20上形成具有开口部的光致抗蚀膜层21。
接下来，在图2(e)所示工序中，通过将光致抗蚀膜层21作为掩模进行蚀刻，除去位于侧壁19之中的STI13上的区域20的部分。而且，这里的蚀刻可以是各向异性的也可以是各向同性的。当各向异性蚀刻时，采用CHF3气体进行干蚀刻，而且在各向同性蚀刻时，采用CF4气体进行干蚀刻。然后，除去基板上残存的光致抗蚀膜层21。
然后，通过将栅电极14以及侧壁19作为掩模进行杂质的离子注入，在半导体层12内形成杂质浓度1×1021/cm3的高浓度杂质扩散层16。然后，在基板11上形成层间绝缘膜(图未示出)，形成连接于栅电极14的栅极触点22以及连接于高浓度杂质扩散层16上的源·漏触点(图未示出)。从而且形成具有LDD结构的半导体装置。
在本实施例的半导体装置中，如图1(a)所示，在栅电极14的侧方之中的一部分区域20上没有形成侧壁19。因此，与以往的栅电极的侧方的全区域被侧壁覆盖的情况比较，可以减少加在栅电极14、栅极绝缘膜15上的应力。从而且抑制了阈值电压的变动，因此，元件可以进一步微型化。
另外，由于区域20与半导体层12的元件形成区域分离，因而使得用于除去侧壁19的掩模对位变得更容易。
而且，在本实施例中，除去位于设置栅电极14之中的栅极触点22的部分的侧方的区域20的侧壁19。但是不限于此，也可以只除去位于STI13上的侧壁的一部分。比如，可以只除去夹住半导体层12在区域20的相反侧的区域的侧壁19。
而且，本实施例中，是就在栅电极14的侧面上以及基板11的上面上设置侧壁的情况进行的叙述，其实在本发明中，也可以在栅电极14以及基板11和侧壁19之间设置L字形侧壁、偏置隔层。这里，L字形侧壁的作用是缓和波及侧壁及栅电极、半导体层的侧壁应力，所以形成在从栅电极的侧面上连接到半导体层的上面上。偏置隔层的作用是调整栅电极与低浓度杂质扩散层的重叠，所以设置在栅电极的侧面上。
另外，在本实施例中，作为基板使用的是块状的硅基板，其实本发明中也可以使用SOI基板。
实施例2
接下来，参照图3(a)～(c)对实施例2的半导体装置进行说明。图3是实施例2的半导体装置的结构图，(a)是俯视图，(b)是图3(a)的A-A部位的栅极长度方向的剖面图，(c)是图3(a)的B-B部位的栅极宽度方向的剖面图。另外，本实施例中与实施例1相同的构成要素采用相同的符号进行说明。
如图3(a)所示，在本实施例的半导体装置中，只在为注入高浓度杂质扩散层16的离子的必要的区域形成绝缘性的侧壁30。即，侧壁30从半导体12的上面，延续形成到接近STI13之中的半导体层12的外缘的部分的上面。除此以外的结构与实施例1相同，所以说明从略。
参照图4(a)～(e)对本实施例的半导体装置的制造方法进行说明。图4(a)～(e)是表示实施例2的半导体装置的制造工序的图，上图是俯视图，下图是上图A-A部位的剖面图。
首先，在图4(a)所示的工序中，在包围基板11的元件形成区域的侧方的区域形成槽(图未示出)。然后，通过用硅氧化膜掩埋槽，形成STI13(图3所示)。由此，作为元件形成区域的半导体层12与包围半导体层12的侧方的STI13在上面露出。
接下来，当在半导体层12上形成由硅氧化膜或硅氧氮化膜构成的栅极绝缘膜15以后，在栅极绝缘膜15上形成由多晶硅构成的栅电极。此时，栅电极14纵断半导体层12的上面延伸形成到STI13的上面。
然后，将栅电极14作为掩模，通过在半导体层12中进行杂质的离子注入，形成杂质浓度为1×1018/cm3～6×1020/cm3的低浓度杂质扩散层17。
接下来，在图4(b)所示的工序中，在半导体12上堆积覆盖栅电极14以及栅极绝缘膜15的侧壁用绝缘膜30a。这里，作为侧壁用绝缘膜30a例举的是硅氮化膜。
接下来，在图4(c)所示工序中，由干蚀刻工艺对侧壁用绝缘膜30a进行各向异性的蚀刻，形成包围栅电极14的侧面的侧壁30。
接下来，在图4(d)所示工序中，运用平板印刷技术，用光致抗蚀膜层33覆盖基板上，只除去位于光致抗蚀膜层33之中的区域31和区域32的部分而且形成开口部。区域31以及区域32都位于STI13的上面。而且，区域31是位于栅电极14之中设置栅极触点22(图4(e)所示)的部分的侧方的区域，区域32是位于夹住半导体层12与区域31的栅极宽度方向相反侧的区域。
另外，如上所述，在基板上全面堆积光致抗蚀膜层33以后，可以除去位于区域3 1以及区域32的部分，也可以除去覆盖半导体层12的部分以外的部分。在这种情况下，在侧壁30的侧方，以露出STI13的状态进行侧壁30的蚀刻。通常，由于STI13与侧壁30的材质不同，在不会对STI13有大的影响的情况下，可以进行有选择地对侧壁30的蚀刻。
接下来，在图4(e)所示工序中，通过将光致抗蚀膜层21作为掩模进行蚀刻，除去位于侧壁30之中的STI13上的区域31以及区域32的部分。而且，这里的蚀刻可以是各向异性的也可以是各向同性的。当各向异性蚀刻时，采用CHF3气体的进行干蚀刻，而且在各向同性时刻时，采用CF4气体的进行干蚀刻。然后，除去光致抗蚀膜层33。
然后，通过将栅电极14以及侧壁30作为掩模进行杂质的离子注入，在半导体层12内形成杂质浓度1×1021/cm3的高浓度杂质扩散层16。然后，在基板上形成层间绝缘膜(图未示出)后，形成连接于栅电极14的栅极触点22以及连接于高浓度杂质扩散层16上的源·漏触点(图未示出)。由此形成具有LDD结构的半导体装置。
在本实施例的半导体装置中，在位于栅电极14的侧方中的STI13上面的区域31以及区域32上没有形成侧壁30。所以，侧壁30只经过接近半导体层12的上面以及STI13之中的半导体层12的外缘形成。此时，接近半导体层12的外缘的一部分，在掩模对照中的偏斜或在侧壁蚀刻工艺中，只要半导体层12在不露出的程度就可以。因此，与以往栅电极的侧方的全区域被侧壁覆盖的情况相比，可以减低栅电极14或栅极绝缘膜15承受的应力。从而且抑制阈值电压的变动。因此，元件可以进一步微型化。
而且，与实施例1比较，设置侧壁的区域变得更小。因此，使得起因于侧壁的应力进一步缓和，也抑制了从侧壁向基板11的应力。由此，半导体层2中不容易发生结晶缺陷，可以避免发生漏电流，从而且提高了可靠性。
而且，在上述实施例中，所述的是在栅电极14的侧面上以及基板11的上面设置侧壁30的情况。其实，本发明也可以在栅电极14以及基板11和侧壁30之间设置L字形侧壁或偏置隔层。
另外，本实施例中作为基板使用的是块状硅基板，本发明中也可以使用SOI基板。
在上述两个实施例中，就在栅电极的侧方中侧壁断绝的情况进行了叙述，但是，即使侧壁没有断绝的情况，只要侧壁比其他区域薄，也可以减低起因于侧壁的应力。本实施例表示这种情况的具体的例子。
图5是实施例3的半导体装置的结构图，(a)是俯视图，(b)是图5(a)的A-A部位的栅极长度方向的剖面图，(c)是图5(a)的B-B部位的栅极宽度方向的剖面图。如图5(a)以及(c)所示，在本实施例的半导体装置的区域20中，没有完全除去侧壁，与实施例1不同的是与侧壁50的其他部分比较，残存一个薄薄的膜。
这里，当除去位于侧壁50的内区域20的部分时，进行各向异性蚀刻时主要是使上下方向的厚度变薄，进行各向同性蚀刻时，使上下方向以及水平方向的厚度变薄。其他的结构与实施例1相同。
另外，图5(a)～(c)，表示的是在区域20中，侧壁50变薄的情况，而且在实施例2的图4(d)所示的区域31以及区域32中，侧壁变薄也可以。
另外，作为本实施例的基板使用块状硅基板，但是在本发明中也可以使用SOI基板。
本发明中，比以往的技术可以缓和由侧壁向栅电极以及栅极绝缘膜施加的应力。从而可以抑制阈值电压的变动，抑制结晶缺陷的发生。