半导体衬底及其制造方法，以及半导体器件及其制造方法 【技术领域】
本发明涉及用于功率半导体器件的半导体衬底及其制造方法，以及使用该半导体衬底的半导体器件及其制造方法。
背景技术
近年来提出了三相电压源被双相开关直接进行开关的方式的、称为所谓AC矩阵转换器的功率电路。于是，作为被用于AC矩阵转换器的双向开关，要求在双向具有耐压的功率器件。作为该器件之一，已发表了能够在双向保持耐压的IGBT(参照非专利文献1)。
[非专利文献1]
N.Takei，Y.Harada，and K.Ueno，600V-IGBT with ReverseBlocking Capability(具有反向阻挡能力的600-V IGBT)，Proceedings of 2001 International Symposium on PowerSemiconductor Devices & ICs，Osaka(功率半导体器件和IC的2001年国际讨论会会刊，大阪)。
但是，在上述文献中记载的IGBT中，借助于将称为台面结构的沟槽从衬底表面一直开掘到集电极P层，在沟槽的内部形成用于减缓电场地物质来保持耐压。虽然在已有的双向三端晶闸管等中也采用了此方法，但它存在可靠性低的问题。
【发明内容】
本发明是为了解决这种问题而进行的，其目的在于获得能够在双向保持耐压，并且可靠性高的半导体器件及其制造方法，以及获得用于该半导体器件的半导体衬底及其制造方法。
本发明的第1方面所述的是一种半导体衬底，它包含：具有互相相向的第1主表面和第2主表面的第1导电类型的衬底；借助于杂质扩散在第1主表面内形成的、与第1导电类型不同的第2导电类型的杂质扩散层；以及借助于杂质扩散在第2主表面内局部地形成、具有抵达杂质扩散层的底面、从平面上看包围衬底的第1导电类型的一部分的第2导电类型的杂质扩散区，被杂质扩散区包围的部分被规定为元件形成区。
另外，本发明的第2方面所述的是一种半导体器件，它包括：包含(a)具有互相相向的第1主表面和第2主表面的第1导电类型的衬底，(b)借助于杂质扩散在第1主表面内形成的、与第1导电类型不同的第2导电类型的杂质扩散层，和(c)借助于杂质扩散在第2主表面内局部地形成的、具有抵达杂质扩散层的底面、从平面上看包围衬底的第1导电类型的一部分的第2导电类型的杂质扩散区，被杂质扩散区包围的部分被规定为元件形成区的半导体衬底；以及在元件形成区内、在第2主表面内局部地形成的第2导电类型的第1杂质区。
另外，本发明的第3方面所述的是一种半导体衬底的制造方法，它包括：(a)准备具有互相相向的第1主表面和第2主表面的第1导电类型的衬底的工序；(b)借助于从第1主表面向衬底内扩散第1杂质，形成与第1导电类型不同的第2导电类型的杂质扩散层的工序；以及(c)借助于从第2主表面的一部分向衬底内扩散第2杂质，形成具有抵达杂质扩散层的底面、从平面上看包围衬底的第1导电类型的一部分的第2导电类型的杂质扩散区的工序，被杂质扩散区包围的部分被规定为元件形成区。
另外，本发明的第4方面所述的是一种半导体器件的制造方法，它包括：(a)准备具有互相相向的第1主表面和第2主表面的第1导电类型的衬底的工序；(b)借助于从第1主表面向衬底内扩散第1杂质，形成与第1导电类型不同的第2导电类型的杂质扩散层的工序；以及(c)借助于从第2主表面的一部分向衬底内扩散第2杂质，形成具有抵达杂质扩散层的底面、从平面上看包围衬底的第1导电类型的一部分的第2导电类型的杂质扩散区的工序，被杂质扩散区包围的部分被规定为元件形成区，它还包括：(d)在元件形成区内，在第2主表面内局部地形成第2导电类型的第1杂质区的工序；(e)在第1杂质区内，在第2主表面内局部地形成第1导电类型的第2杂质区的工序；以及(f)在位于第2杂质区与衬底的第1导电类型的部分之间的第1杂质区的上方，夹着栅绝缘膜在第2主表面上形成栅电极的工序，第1杂质区具有作为晶体管的基极的功能，第2杂质区具有作为晶体管的发射极的功能，杂质扩散层具有作为晶体管的集电极的功能。
【附图说明】
图1是示出本发明实施例1的半导体衬底的结构的俯视图。
图2是示出沿图1所示的X1-X1线的位置的剖面结构的剖面图。
图3是按工序顺序示出本发明实施例1的半导体衬底的制造方法的剖面图。
图4是按工序顺序示出本发明实施例1的半导体衬底的制造方法的剖面图。
图5是按工序顺序示出本发明实施例1的半导体衬底的制造方法的剖面图。
图6是按工序顺序示出本发明实施例1的半导体衬底的制造方法的剖面图。
图7是用于说明本发明实施例1的半导体衬底及其制造方法的效果的图。
图8是用于说明本发明实施例1的半导体衬底及其制造方法的效果的图。
图9是按工序顺序示出本发明实施例2的半导体衬底的制造方法的剖面图。
图10是按工序顺序示出本发明实施例2的半导体衬底的制造方法的剖面图。
图11是按工序顺序示出本发明实施例2的半导体衬底的制造方法的剖面图。
图12是示出以用本发明实施例2的半导体衬底的制造方法制作的半导体衬底为对象的SR评价结果的图。
图13是示出实施例1、2的变例的剖面图。
图14是示出本发明实施例3的半导体器件的结构的剖面图。
图15是按工序顺序示出本发明实施例3的半导体器件的制造方法的剖面图。
图16是按工序顺序示出本发明实施例3的半导体器件的制造方法的剖面图。
图17是按工序顺序示出本发明实施例3的半导体器件的制造方法的剖面图。
图18是按工序顺序示出本发明实施例3的半导体器件的制造方法的剖面图。
图19是按工序顺序示出本发明实施例3的半导体器件的制造方法的剖面图。
图20是示出关于N-区的厚度与耐压的关系的模拟结果的图。
图21是示出耐压测定时的漏泄电流测定结果的图。
图22是示出本发明实施例4的半导体器件的结构的剖面图。
图23是示出本发明实施例5的半导体器件的结构的剖面图。
图24是示出本发明实施例5的半导体器件的制造方法的一道工序的剖面图。
【具体实施方式】
(实施例1)
图1是示出本发明实施例1的半导体衬底的结构的俯视图，图2是示出沿图1所示的X1-X1线的位置的剖面结构的剖面图。参照图2，N-型硅衬底1具有互相相向的底面和上表面。借助于P型杂质扩散，在N-型硅衬底1的底面内全面地形成高浓度的P型杂质扩散层3。另外，借助于P型杂质扩散，在N-型硅衬底1的上表面内局部地形成P型隔离区2。P型隔离区2具有抵达P型杂质扩散层3的上表面的底面。另外，参照图1，当从N-型硅衬底1的上表面一侧观察时，P型隔离区2以包围是N-型硅衬底1的一部分的N-区1a的方式形成。然后，被P型隔离区2包围的上述N-区1a被规定为N-型硅衬底1的元件形成区。
图3～6是按工序顺序示出本发明实施例1的半导体衬底的制造方法的剖面图。参照图3，首先，准备N-型硅衬底1。其次，用CVD法在N-型硅衬底1的上表面上全面地形成氧化硅膜4。
参照图4，接着，用CVD法在N-型硅衬底1的底面上全面地形成含有硼等P型杂质的绝缘膜49。其后，通过进行热处理，将绝缘膜49中包含的P型杂质导入至N-型硅衬底1内并使之热扩散。据此，在N-型硅衬底1的底面内形成P型杂质扩散层3。其后，除掉氧化硅膜4和绝缘膜49。另外，通过调整热扩散P型杂质时的热处理温度及时间，可以任意地设定从N-型硅衬底1的底面算起的P型杂质扩散层3的深度。
参照图5，接着，用热氧化法在N-型硅衬底1的上表面上和底面上全面地形成氧化硅膜5。接着，用照相制版法和刻蚀法部分地除掉在N-型硅衬底1的上表面上形成的氧化硅膜5。据此，形成开孔部5a，N-型硅衬底1的上表面的一部分露出。
参照图6，接着，用CVD法以覆盖氧化硅膜5的方式在N-型硅衬底1的上表面上形成含有硼等P型杂质的绝缘膜50。在形成开孔部5a的部分，绝缘膜50与N-型硅衬底1的上表面接触。其后，通过进行热处理，在绝缘膜50与N-型硅衬底1相互接触的部分，将绝缘膜50中包含的P型杂质导入至N-型硅衬底1内并使之热扩散。据此，在N-型硅衬底1的上表面内形成P型隔离区2。其后，通过除掉氧化硅膜5和绝缘膜50，可以得到图2所示的半导体衬底。
这样，利用本实施例1的半导体衬底及其制造方法，在N-型硅衬底1的底面内形成高浓度的P型杂质扩散层3后，在N-型硅衬底1的上表面内形成P型隔离区2。从而，由于P型杂质扩散层3在形成P型隔离区2时对损伤具有作为吸收部位的功能，所以能够得到减少或消除因P型隔离区2的形成引起的缺陷的半导体衬底。
下面对此效果进行具体验证。图7、8是用于说明本实施例1的半导体衬底及其制造方法的效果的图。图7是未形成P型杂质扩散层3而形成P型隔离区2的情形的例子，图8是在形成P型杂质扩散层3后形成P型隔离区2的情形的例子。
在膜厚为800μm的FZ晶片的上表面内，形成深度约为250μm的P型隔离区2。接着，在1100℃以上进行60分钟左右的热处理。接着，将晶片解理后，通过用Sirtl刻蚀液进行刻蚀，使缺陷显现。用显微镜对这样得到的样品进行观察的结果示于图7。如图7所示，在晶片内产生了众多的可以认为是OSF(氧化物堆垛层错)的缺陷10。还有，当用该晶片制作IGBT时，耐压测定时的漏泄电流非常大，特别是在高温(125℃)状态下漏泄电流更大，IGBT不能正常工作。
另一方面，在FZ晶片的底面内形成P型杂质扩散层3后，再形成深度约180μm的P型隔离区2，进行与上述相同的观察所得到的结果示于图8。如图8所示，在晶片内未产生缺陷10。还有，当用该晶片制作IGBT时，与未形成P型杂质扩散层3的情形相比，耐压测定时的漏泄电流大幅度地降低。
(实施例2)
图9～11是按工序顺序示出本发明实施例2的半导体衬底的制造方法的剖面图。参照图9，首先，准备N-型硅衬底1。其次，用热氧化法在N-型硅衬底1的上表面上和底面上全面地形成氧化硅膜15。
参照图10，接着，用照相制版法和刻蚀法部分地除掉在N-型硅衬底1的上表面上形成的氧化硅膜15。据此，形成开孔部15a，N-型硅衬底1的上表面的一部分露出。另外，用刻蚀法将在N-型硅衬底1的底面上形成的氧化硅膜15全面地除掉。据此，N-型硅衬底1的底面露出。
参照图11，接着，用CVD法以覆盖氧化硅膜15的方式在N-型硅衬底1的上表面上，以及在N-型硅衬底1的底面上分别形成含有硼等P型杂质的绝缘膜50。其后，通过进行热处理，在绝缘膜50与N-型硅衬底1相互接触的部分，将绝缘膜50中包含的P型杂质导入至N-型硅衬底1内并使之热扩散。据此，在N-型硅衬底1的上表面内形成P型隔离区2，同时在N-型硅衬底1的底面内形成P型杂质扩散层3。其后，通过除掉氧化硅膜15和绝缘膜50，可以得到图2所示的半导体衬底。
图12是示出以用本实施例2的半导体衬底的制造方法制作的半导体衬底为对象的SR(扩展电阻)评价结果的图。横轴是从N-型硅衬底1的上表面算起的深度D(μm)，纵轴是浓度N(cm-3)、电阻率ρ(Ω·cm)和电阻R(Ω)。在图12中，抽出膜厚为350μm的半导体衬底中的从N-型硅衬底1的上表面至深度为240μm的区域，示出SR评价的结果。
参照图12可知，以半导体衬底的膜厚的中央附近的深度(175μm)为中心，浓度N、电阻率ρ和电阻R的各特性左右大致对称。即，可知在本实施例2的半导体衬底中，P型杂质扩散层3的厚度与从N-型硅衬底1的上表面算起的P型隔离区2的深度大致相等(皆为175μm)。另外，如注意浓度N的特性，则从N-型硅衬底1的底面向衬底内部方向的P型杂质扩散层3的杂质浓度分布与从N-型硅衬底1的上表面向衬底内部方向的P型隔离区2杂质浓度分布变得大致相同。
这样，按照本实施例2的半导体衬底及其制造方法，如图1所示，用于形成P型隔离区2的P型杂质的热扩散与用于形成P型杂质扩散层3的P型杂质的热扩散可以由同一工序进行。其结果是，与上述实施例1相比，可以减少制造工序数。
图13是示出上述实施例1、2的变例的剖面图。在用上述实施例1、2的制造方法得到图2所示的半导体衬底后，借助于从底面一侧将N-型硅衬底1研磨掉所希望的厚度，将P型杂质扩散层3减薄。据此，可以调整P型杂质扩散层3的表面(N-型硅衬底1的底面)中的杂质浓度。
另外，在特开平7-307469号公报的图4中，公开了按顺序进行(a)借助于从N-型衬底的上表面和底面局部地扩散P型杂质，形成局部贯通N型衬底的上表面与底面之间的P型杂质扩散区的工序；以及(b)借助于向N-型衬底的底面内全面地扩散P型杂质，形成与上述P型杂质扩散区连接的P型杂质扩散层工序的半导体器件的制造方法。但是，按照此方法，在上述工序(a)中，必须位置对准地在N-型衬底的上表面和底面的同一部位形成掩模，因而存在制造工序复杂的问题。而用本发明的实施例1、2的半导体衬底的制造方法，则不发生这种问题。
还有，在上述公报的图5中，公开了按顺序进行(a)在P+型衬底的上表面上形成N-型外延层的工序；以及(b)借助于向N-型外延层的上表面内局部地扩散P型杂质，形成与上述P+型衬底连接的P+型杂质扩散层工序的半导体器件的制造方法。但是，按照此方法，由于需要在P+型衬底上形成N-型外延层的工序，所以存在制造成本增高，制造工序数增多的问题。而用本发明的实施例1、2的半导体衬底的制造方法，则不发生这种问题。
(实施例3)
图14是示出使用上述实施例1、2的半导体衬底的本发明实施例3的半导体器件(IGBT)的结构的剖面图。在元件形成区内，在N-型硅衬底1的上表面内局部地形成P型杂质区20。在P型杂质区20内，在N-型硅衬底1的上表面内，局部地形成N+型杂质区21。P型杂质区20具有作为IGBT的基极的功能，N+型杂质区21具有作为IGBT的发射极的功能，P型杂质扩散层3具有作为IGBT的集电极的功能。另外，在N-型硅衬底1的上表面内，在位于N+型杂质区21与N-区1a之间的部分的P型杂质区20具有作为沟道区的功能。在沟道区上夹着绝缘膜22的一部分形成栅电极23。栅电极23的材料例如是多晶硅。在N-型硅衬底1的底面上形成与P型杂质扩散层3接触的集电极电极27。在N-型硅衬底1的上表面上，形成与P型杂质区20和N+型杂质区21接触的发射极电极24。电极25与P型隔离区2连接。另外，本实施例3的IGBT包含具有P型杂质区26a、电极26b和绝缘膜26c的保护环结构26。
图15～19是按工序顺序示出本实施例3的半导体器件的制造方法的剖面图。参照图15，首先，准备上述实施例1、2的半导体衬底。
参照图16，接着用照相制版法和离子注入法向N-型硅衬底1的上表面内局部地导入P型杂质，形成P型杂质区20、26a。
参照图17，接着用照相制版法和离子注入法向N-型硅衬底1的上表面内局部地导入N型杂质，形成N+型杂质区21。
参照图18，接着用热氧化法在N-型硅衬底1的上表面上全面地形成氧化硅膜。接着，通过用照相制版法和刻蚀法对该氧化硅膜构制图形，形成栅绝缘膜22a和绝缘膜26c。
参照图19，接着用CVD法在整个面上形成多晶硅膜。接着，通过用照相制版法和刻蚀法对该多晶硅膜构制图形，在栅绝缘膜22a上形成栅电极23。接着，通过覆盖栅电极23的侧面和上表面形成氧化硅膜，形成绝缘膜22。其后，在N-型硅衬底1的上表面上形成发射极电极24和电极25、26b。另外，在N-型硅衬底1的底面上形成集电极电极27。据此，可以得到图14所示的半导体器件。
下面对本实施例3的半导体器件的耐压进行研讨。在以下的说明中，将施加于具有作为基极的功能的P型杂质区20的电压记作“V20”，将施加于具有作为集电极的功能的P型杂质扩散层3的电压记作“V3”。
当在基极-集电极之间施加V20＜V3的正向电压时，耗尽层从P型杂质区20扩展，因而能够保持正向耐压。这时，虽然P型杂质区20的端部呈急弯形状，其附近电场增强，但由于形成了保护环结构26，所以能够减缓其附近的电场集中。其结果是能够恰当地保持由P型杂质区20、N-区1a和P型杂质扩散层3各自的杂质浓度、形状等决定的正向耐压。
另一方面，当在基极-集电极之间施加V20＞V3的反向电压时，耗尽层从P型杂质扩散层3和P型隔离区2扩展，从而能够保持反向耐压。这时，由于P型隔离区2的端部弯曲形状缓和，所以不附加保护环等耐压保持结构，也能恰当地保持由P型杂质区20、N-区1a、P型杂质扩散层3和P型隔离区2各自的杂质浓度、形状等决定的反向耐压。
这里，使N-区1a的杂质浓度产生各种变化，通过模拟来分析N-区1a的厚度与耐压VCES的关系。图20是示出该模拟结果的图。可以知道，通过调整N-区1a的杂质浓度和厚度，可以得到任意的耐压。
另外，对未形成P型杂质扩散层3而形成P型隔离区2的情形，以及对在形成P型杂质扩散层3后形成P型隔离区2的情形分别测定了耐压测定时的漏泄电流。图21是示出该测定结果的图。特性K1是对在形成P型杂质扩散层3后形成P型隔离区2的情形的测定结果，特性K2是对未形成P型杂质扩散层3而形成P型隔离区2的情形的测定结果。可知，借助于在形成P型杂质扩散层3后形成P型隔离区2，能够大幅度地降低漏泄电流ICES。
下面对图14所示的半导体器件(IGBT)的导通工作进行说明。当在发射极-集电极之间施加规定的集电极电压VCE，同时在发射极-栅极之间施加规定的栅极电压VGE时，栅绝缘膜22的下方的P型杂质区20反转为N型，形成沟道区。这样一来，电子从N型杂质区21通过沟道区被注入N-区1a。借助于该注入了的电子，N-区1a与P型杂质扩散层3之间成为正偏压。这样一来，由于空穴从P型杂质扩散层3被注入N-区1a，所以N-区1a的电阻值大幅度下降，通过电流的能力上升。这样，在IGBT中，借助于空穴从P型杂质扩散层3的注入，减小了N-区1a的电阻。
下面对关断工作进行说明。当使栅极电压VGE为0或反偏压时，N型沟道区返回到P型，从N型杂质区21向N-区1a的电子注入停止。与此相随，从P型杂质扩散层3向N-区1a的空穴注入也停止。在N-区1a内积累的电子和空穴借助于从P型杂质区20扩展的耗尽层的电场向N型杂质区21或P型杂质扩散层3排出，或者相互复合而消失。
如上所述，在本实施例3的半导体器件中，借助于耗尽层从P型杂质扩散层3和P型隔离区2扩展，可以保持反向耐压。因此，由于不能够如现有的IGBT那样，在P型杂质扩散层3与N-区1a之间形成N+型缓冲层，所以必须将N-区1a的膜厚加厚至某种程度。N-区1a的膜厚可以利用所必要的耐压与N-区1a的杂质浓度的关系根据图20所示的曲线决定。
这样，按照本实施例3的半导体器件及其制造方法，IGBT的正向耐压和反向耐压皆能够保持。因此，本实施例3的半导体器件可以应用于要求双向耐压的功率器件，例如在AC矩阵转换器中使用的双向开关。
(实施例4)
图22是示出本发明实施例4的半导体器件的结构的剖面图。以上述实施例3的半导体器件为基础，在N-区1a内形成了局域寿命区30。局域寿命区30可以借助于在得到例如图19所示的结构后，从N-型硅衬底1的底面一侧通过P型杂质扩散层3向N-区1a内离子注入质子及氦等杂质来形成。当然，也可以从N-型硅衬底1的上表面一侧进行离子注入。
如上所述，在上述实施例3的半导体器件中，必须将N-区1a的膜厚加厚至某种程度。因此，在导通时，必须从N型杂质区21向N-区1a注入更多的电子。另外，在关断时，在邻近P型杂质扩散层3的N-区1a的部分，残留有未形成耗尽层的区域。于是，由于在该未形成耗尽层的区域，关断时载流子的消失原因不是由电场排出，而是复合起支配作用，因而关断所需的时间较长。
因此，借助于在N-区1a中特别是在未形成上述耗尽层的区域内形成局域寿命区30，以促使该区域中的载流子复合，可以求得关断所需时间的缩短。
(实施例5)
图23是示出本发明实施例5的半导体器件的结构的剖面图。另外，图24是示出本发明实施例5的半导体器件的制造方法的一道工序的剖面图。在得到图19所示的结构后，参照图24，借助于从底面一侧将N-型硅衬底1研磨掉所希望的膜厚，使P型杂质扩散层3变薄。然后，与上述实施例4一样，借助于从N-型硅衬底1的底面一侧通过P型杂质扩散层3向N-区1a内离子注入规定的杂质，形成局域寿命区30。由此，可以得到图23所示的半导体器件。
这样，按照本实施例5的半导体器件及其制造方法，在减薄P型杂质扩散层3后，借助于从N-型硅衬底1的底面一侧离子注入规定的杂质，在N-区1a内形成局域寿命区30。因此，与上述实施例4相比，可以在N-型硅衬底1的上表面附近形成局域寿命区30。即，在设定形成局域寿命区30的深度时，其设定自由度增大。
另外，在上述实施例1～5中，虽然对N沟道IGBT进行了描述，但本发明也可以应用于P沟道的IGBT。还有，虽然对在硅衬底上形成栅极的类型的IGBT进行了描述，但本发明也可以应用于栅极被埋入在硅衬底内所形成的沟槽中的类型的IGBT(沟槽栅型IGBT)。
按照本发明第1方面的内容，可以借助于在衬底的第1主表面内形成杂质扩散层后，在衬底的第2主表面内形成杂质区来制造半导体衬底。这时，由于杂质扩散层在形成杂质扩散区时对损伤具有作为吸收部位的功能，所以能够减少或消除因杂质扩散区的形成而引起的半导体衬底的缺陷。
另外，按照本发明第2方面的内容，借助于耗尽层从第1杂质区扩展，能够保持正向耐压。还有，借助于耗尽层从杂质扩散层和杂质扩散区扩展，能够保持反向耐压。即，正向耐压和反向耐压两者皆能保持。
另外，按照本发明第3方面的内容，由于杂质扩散层在形成杂质扩散区时对损伤具有作为吸收部位的功能，所以能够得到减少或消除因杂质扩散区的形成而引起的缺陷的半导体衬底。
另外，按照本发明第4方面的内容，借助于耗尽层从第1杂质区扩展，能够保持正向耐压。还有，借助于耗尽层从杂质扩散层和杂质扩散区扩展，能够保持反向耐压。即，能够得到正向耐压和反向耐压两者皆能保持的IGBT。