微分双极杂散不敏感流水线数模转换器.pdf

微分双极杂散不敏感流水线数模转换器
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    背景技术

    数模转换器(DAC)是一种用于产生模拟输出(通常为电压或电流)的设备，它用模拟输出表示输入端的比特序列。例如，8位的DAC输出的电压或电流可以有256个不同的值。因此，如果输出范围为0至10V的话，则DAC的输出电压将对应于0至10V之间的256个电压级别中的一个。许多技术都可以用于实现这种转换。

    其中有一种技术叫做算术DAC，它基于按部就班的方法。一般地，一次处理多比特单字或数字输入的一部分。在每一步中，从前一步得来的部分结果与多比特输入单字的一部分结合起来，然后传递给下一步。

    图1是一个流程图，它图示了基本的算术DAC所包括的几个步骤。每一次只处理输入单字中的一个比特位，处理是从最低有效比特位开始的。中间值R被初始化为0。用于对处理过的比特数目进行计数的计数器n也被初始化为0。当比特位b_n＝0时，中间值R减半，循环开始。如果比特位b_n＝1，则中间值R与参考电压V_ref的和减半。计数器n的值加1。循环重复进行下一个最高有效比特位，直到n＝N为止，其中N为单字输入的比特位总数。在那一点上，中间值R表示的是单字输入的模拟形式。将R减半得到的是与它们的有效位相对应的数字比特。也就是说，最低有效比特位对于DAC的输出的影响最小，因为它的值减半的次数比任何其他比特位要多。

    尽管在现有技术中还有其他几种算法，但是上述技术仍具吸引力，因为就使用的电路大小和功率而言它具有优势。实现该技术的两种结构分别是流水线DAC和循环式DAC。流水线DAC的工作速度快，但是它是以大的电路尺寸和功率为代价的。循环式DAC与流水线DAC相比更为经济，因为它能够在算法的每一次迭代中重复使用相同的硬件。不过，减小循环式DAC的尺寸是以降低其输出速率为代价的。使用交换电容器(SC)技术来实现算术DAC是最适宜不过的；不过，像诸如交换电流(SI)等其他技术，也是可以使用的。

    图2A图示了一个SC准无源流水线DAC(QPPDAC)，它在下文的叙述中用标号10表示。(最初的SC流水线DAC是在它的每一级中都使用运算放大器(运放)来执行所需的操作的；不过，这样就使得DAC非常昂贵。)该DAC被称为是准无源的，是因为它在执行所需的操作时没有用到运放。相反，该DAC主要是由电容器和开关组成的。

    QPPDAC电路10包括串联的电路级12。每个级12都由电容器14和几个开关组成。电容器14的第一极板(这里指仅用于解释之目的的下极板)被耦合接地。电容器14的第二极板(这里指仅用于解释之目的的上极板)经由第一开关16被耦合到参考电压V_ref，并且经由第二开关18被耦合接地。电容器14的上极板还经由第三开关20被耦合到前一级电容器的上极板。对于第一级12a，没有前一级能够让电容器14的上极板与之耦合。相反，电容器14的上极板经由第三开关20被耦合到初始电容器22的上极板和初始开关24。初始电容器22与其余的电容器14的电容大小相同。初始电容器22的下极板和初始开关24的另一端被耦合到地。对于最后一级12f，电容器14被进一步耦合到诸如采样和保持电路等输出级(图中未示出)。

    图2B所示的是一个用于QPPDAC的时钟状态图。QPPDAC使用三相时钟用于定时。时钟相位是连续地；也就是说，不需要重置时钟周期之类，并且在每一个时钟周期中都采用了新的数据输入单字的一部分。另外，相位是按照时间进行触发的，而且没有重叠。因此，DAC能够同时处理N/3个单字，其中N是DAC的精度比特位的个数，并且所采用的单字的一部分是3比特位大小。

    图3就如何将比特位输入到用标号30表示的QPPDAC，给出了一个解释性的例子。在这个例子中，N＝9，因此一次能够转换三个数字。在第一时钟周期中，来自三个单字中每个的三个比特位被输入到DAC 32。这些比特位是单字3的最低有效比特位(LSB)，单字2的中间三个比特位，以及单字1的最高有效比特位(MSB)。单字1和单字2的最低有效比特位已经在前一个时钟周期中得到转换。在下一个时钟周期中，单字3的中间3个比特，单字2的MSB，以及新单字4的LSB也得到转换。最后，在下一个时钟周期中，单字3的MSB，单字4的中间三个比特位，以及新单字5的LSB也得到转换。因此，在3个时钟周期之后，全部的9比特单字都得到了转换。

    再一次参考图2A，b_j[k]表示的是第k个数字输入单字的第j个比特位。每个单字的转换过程开始于LSB。在时钟周期的第一相位φ₁期间，根据比特位的值，要么关闭第一开关16a(S_0.1)，要么关闭第二开关18a(S_0.2)。如果第一开关16a被关闭，则C₀将被充电达到V_ref。如果第二开关18a被关闭，则C₀将接地。因此，C₀的电压可以表示为b₀[m]V_ref，其中b₀为1或0。同时，关闭初始开关24，并且使电容器22放电到接地状态。第三开关20a仍然保持打开，仅在接下来的时钟相位中才关闭。

    在同一个时钟周期的第二相位φ₂期间，第一级12a中的第一开关16a和第二开关18a打开，并且第三开关20a关闭。C₀通过第三开关20a，与初始电容器22共享电荷。由于所有的电容器都得到匹配，所以C₀的电压等于：

    V_c0＝(b₀[m]V_ref)/2

    在同一个的时钟周期的同一个相位φ₂期间，C₁被充电到b₁[m]V_ref，其中b₁为1或0。

    在同一个的时钟周期的第三相位φ₃，第一级12a中的第三开关20a打开。另外，第二级12b中的第一开关16b和第二开关18b也打开，而且第三开关20b关闭。因此，贯穿C₁和C₀的电压被共享。由于电容器经过匹配，电压将再一次相等地分配给C₁和C₀。因此，在时钟周期的第三相位φ₃，C₁两端的电压为：

     V c 1 = 1 2 b 1 [ m ] V ref + 1 4 b 0 [ m ] V ref ]]>

    同时，即在同一个时钟周期的相位φ₃期间，C₂被充电到b₂[m]V_ref，其中b₂为0或1。

    下一个相位是下一个时钟周期的第一相位φ₁。前三级的工作过程如上所述。第四级12d继续转换同一个单字。第二级12b中的第三开关20b打开。另外，第三级12c的第一开关16c和第二开关18c打开，第三开关20c关闭。因此，C₂和C₁共享相同的电压。由于电容器经过匹配，电压将再一次相等地分配给C₂和C₁。因此，在下一个时钟周期的第一相位φ₁的末尾，C₂两端的电压为：

     V c 2 = 1 2 b 2 [ m ] V ref + 1 4 b 1 [ m ] V ref + 1 8 b 0 [ m ] V ref ]]>

    同时，即在同一个时钟周期的相位φ₁期间，C₃被充电到b₃[m]V_ref，其中b₃为0或1。

    数字输入比特位经过了合理的延迟，为的是确保能够在正确的时刻对它们进行处理。DAC继续同样的做法，直到在最后一级的电容器14上积聚了电荷为止。此时，积聚的电荷是对数字单字输入的模拟表示。由于系统的流水线结构，贯穿整个DAC的吞吐量是每个时钟周期一个字。

    不过，QPPDAC的这种结构易于产生寄生电容。产生寄生电容的因素有好几个，包括开关具有的逆偏转结电容和制造过程中可能引入的金属到金属或金属到衬底的杂散电容。这种寄生的或杂散的电容将会为转换操作引入杂散电荷。

    系统中的杂散电荷不是我们想要的，原因有两个。第一原因是杂散电荷能够导致增益误差。由于电容器上的电压与电容器上的电荷成正比，所以杂散寄生电荷都将影响到电压的大小，并会导致计算结果不准。杂散电容的第二负面影响是它在一般情况下均呈非线性。电容的非线性使得它的输出电压为输入的非线性函数，这样将再一次使结果失真。高速DAC的非线性问题更为严重，它的大型开关(因此带有大的结电容)用于充电和放电的时间更短。

    QPPDAC的另外一个缺点，是它的最大的微分非线性(DNL)位于中段。图4对这一问题作了图解。这个大的DNL是由电容器不匹配造成的，这在制造过程中是不可避免的。一般地，在等价电容器之间的不匹配将造成转换的非线性。

    能够至少避免或减轻以上所述若干缺点，是本发明的一个目标。

    【发明内容】

    根据本发明的一个方面，提出了能够将数字输入转换成模拟输出的流水线数模转换器(DAC)。流水线DAC分为若干个级。多级中的第一级被耦合到初始电容器并接地。其他各级中的每一级都各自耦合到前一级。所述多级中的每一级都包括电容器、第一开关和第二开关。电容器具有第一和第二极板，并且与数字输入的相关比特相一致的在第一极板接收充电电荷。当该电容器不接收电荷时，第一开关将电容器的第一极板耦合接地。当该电容器接收电荷时，第二开关将电容器的第二极板耦合接地。电容器接地将能减少流水线DAC中的杂散电容的影响。

    根据本发明的另一个方面，提出了用于将数字输入转换为模拟输出的DAC。该DAC包括第一DAC电路，第二DAC电路，以及组合器。第一DAC电路被耦合到这个数字输入以及该数字输入的符号。如果这个数字输入为正，则第一DAC电路的参考电压为正；如果这个数字输入为负，则第一DAC电路的参考电压为负。第二DAC电路被耦合到这个数字输入以及该数字输入的符号的相反符号。如果这个数字输入为负，则第二DAC电路的参考电压为正；如果这个数字输入为正，则第一DAC电路的参考电压为负。组合器的作用是从第一DAC的输出中减去所述第二DAC的输出。

    根据本发明的再另一个的方面，提出了用于将数字输入转换为模拟输出的DAC。如果数字输入为正，则该DAC被耦合到正参考电压，而如果数字输入为负，则该DAC被耦合到负参考电压，因此，这样因此使DAC的输出范围翻倍，并且消除了在输出范围中点处的大的微分非线性。

    【附图说明】

    下面将参考附图，以实例的形式来讲述本发明。这些附图有：

    图1为流程图，它描述了数模转换器的工作流程(在现有技术下)；

    图2A给出的是一个准无源流水线数模转换器(DAC)的结构图(在现有技术下)；

    图2B给出的是在如图2A所示的DAC中使用的时钟状态图(在

    现有技术下)；

    图3为框图，它图示了如图2A所示的DAC的输入流程；

    图4给出的是三个图形，解释了如图2A所示DAC的最大微分非线性所在的位置(在现有技术下)；

    图5A至5C分别为与本发明实施例相一致的准无源流水线DAC结构图、时序图和结构图；

    图6为采样保持电路的第一级结构图；

    图7为双极准无源流水线DAC的结构图；

    图8给出的图形解释了如图7所示DAC的最大微分非线性所在的位置；

    图9为微分双极准无源流水线DAC的结构图；

    图10A为采样保持电路的第二级结构图；

    图10B为时钟的时序图，用于如图10A所示的SH电路；

    图11为具有一对并联终端级的流水线DAC的结构图；

    图12为具有一个正参考电压和一个负参考电压的循环式DAC结构图；以及

    图13为微分双极循环式DAC的结构图。

    【具体实施方式】

    为了方便起见，在下面的描述中使用相同的数字标号来表示附图中相同的结构。

    参考图5A，QPPDAC电路一般用标号50来表示。电路50的功能作用类似于如图2A所示的电路20；不过，电路50的设计能够最大程度地减小杂散电容的影响。电路50包括若干个级52。每一个级都包含电容器54和若干个开关。电容器54的上极板经由第一开关56被耦合接地。电容器的上极板进一步地经由第二开关58被耦合到前一级。电容器54的下极板经由第三开关60被耦合到参考电压V_ref，并且经由第四开关62被耦合接地。下极板进一步地经由第五开关64被耦合接地。

    在第一级52a，没有前一级供电容器54a的上极板来耦合。相反，电容器54a的上极板经由第二开关58a被耦合到初始电容器66的上极板和初始开关68。初始电容器66与其它电容器54的电容相同。初始电容器66的下极板和初始开关68的另一端被耦合接地。在最后一级52f，电容器54f进一步被耦合到诸如采样保持电路等(图中未示出)输出级。参考图5B，三相时钟用于电路50的定时，这与现有技术中的做法一样。

    以上述方式来实现QPPDAC，消除了大部分的杂散电容影响。例如，在第一级52a将电容器54a充电到V_ref(假定比特位b₀[m]＝1)如下所述。

    图5C给出的是电路50的第一级52a的分解图。该图包括了寄生(杂散)电容的结构表示。电容器54a在每个时钟周期的第一相位φ₁期间充电。因此，第一开关56a关闭，并且电容器54a的上极板接地。由于杂散电容70的两个“极板”均耦合接地，因此与电容器54a的上极板有关的杂散电容70能够得到有效的消除。

    当上极板接地时，下极板所充的电荷等于：

                            q＝C₀V_ref

    当时钟进入第二相位φ₂时，第一开关56a打开，提供参考电压的开关60a也打开。在φ₂期间，电容器C₀下极板经由开关64a接地。由于杂散电容72的两个“极板”均耦合接地，因此与电容器54a的下极板有关的杂散电容72能够得到有效的消除。由于在电容器54a上的电荷保持不变，因此跨越该电容器两端的电压也保持不变。因此，当下极板接地时，电压将转移到上极板。将第一级52a连接到初始电容器66的开关58a关闭，而且跨越电容器54a两端的电压得到共享。该电路继续使用如本发明的实施例中所述结构，以与现有技术下同样的方式工作着，直到最后一级电容器上的电荷能够表示数字输入的模拟转换为止。

    不过，对于非线性而言还有一个问题。尽管增益的误差通过在电容器充电时让上极板接地而得到提高，仍然存在因开关而引入的无法避免的非线性。不过，在DAC的最后一级54f之后，可以将这个非线性消除，如下所述。

    参考图6，第一级采样保持(SH)电路一般用标号80表示。第一级SH电路80包含倒相放大器82、线性SH电容器84、第一SH开关86和第二SH开关88。SH电容器84被耦合到负反馈配置的放大器。第一SH开关86将放大器82的输入耦合到DAC最后一级52f中的电容器54f的上极板。第二SH开关88将放大器82的输出耦合到DAC最后一级52f的电容器54f的下极板。与系统相关联的非线性电容以图中的电容器90来表示。

    如图6中所示的实施例，用DAC对某一时刻的输入比特位数求模所得的精度值为1。因此，在时钟周期的第一相位φ₁期间，DAC最后一级52f中的电容器54f充电。类似地，如果用DAC对某一时刻的输入比特位数求模所得的精度值为2，则在时钟周期的第二相位φ₂期间，DAC最后一级的电容器将充电。对于当前实施例，由于某一时刻的输入比特位数等于3，因此当用DAC对某一时刻的输入比特位数求模所得的精度值为0时，就会有上述最后一个备选项。在这种情况下，在时钟周期的第三相位φ₃期间，DAC最后一级的电容器将充电。

    对于以上所述任何一种情况，SH开关86和88在电容器充电后都将关闭两个相位。在如图6所示的实施例中，SH开关86和88在第三相位φ₃期间关闭。这使得电容器能够在第一相位期间充电到第n个比特位，并且能够使前面的n-1个比特位在第二相位期间加到第n个比特。在第三相位φ₃期间，SH开关86和88关闭。放大器82的输入是模拟接地，因此迫使最后一级52f中的电容器54f的上极板接地。由于上“极板”和下“极板”都接地，因此能够有效地消除非线性电容90。由于其他所有开关都打开，因此SH电容器84共享与最后一级的电容器54f相关联的电荷。如果电容器54f和84匹配，并且在SH电容器84上没有电荷，则它们将同等地共享电荷。由于两个电容器都是线性的，则DAC的输出也将是线性的。

    参考图10A，第二级采样保持(SH)电路一般用标号200来表示。第二级SH电路200包含放大器82，采样电容器C_S，保持电容器C_H以及四个开关S₁、S₂、S₃和S₄。采样电容器C_s的一端经由第一开关S₁耦合到第一级SH电路80的输出，并且经由第三开关S₃耦合到放大器的输出。采样电容器C_S的另一端经由第四开关S₄耦合到放大器82的输入，并且经由第二开关S₂耦合接地。保持电容器C_H以负反馈配置耦合到放大器82。

    参考图10B，它是用于控制图10A中各开关的时序图。首先，第一和第二开关S₁和S₂同时关闭。这将使采样电容器C_S充电到输入电压。然后，第一和第二开关S₁和S₂打开，并且第三和第四开关四个开关S₃和S₄关闭。这将把输入电压传递给保持电容器C_H。第二级SH电路200提供连续的时间线性，也就是说，在瞬时期间的线性。当对特定的SH电路进行如上描述时，可以通过使用其他专利所有的或人所共知的SH电路来实现DAC。

    不过，在DAC工作范围的中段仍然有最大的微分非线性(DNL)。通过所谓的双极转换技术，能够减少，甚至消除DNL。

    图7给出了前面所述DAC，它进一步被修改以允许双极转换，一般用标号190来表示。这个DAC电路190的功能作用类似于前面所述并在图5A中给出的电路。不过，所使用的参考电压Vref取决于被转换的输入单字的符号。如果输入单字为负，则使用负的电压。如果输入单字为正，则使用正的电压。在图7中，输入的符号表示为s[m]，其中s[m]＝±1。输入的符号可以用符号比特位或在两个互补的括号中表示。有几种有效的方法用于在本领域的一般技术人员所熟知的两种格式之间进行转换。数字输入的幅度值决定着模拟输出的幅度值。对于单极转换而言，DAC在两个坐标轴正方向上的范围都是从0到一个最大值。对于双极转换而言，DAC在两个坐标轴上的范围都是从负方向上的最大值到正方向上的最大值。

    使用这种结构系统将有两个优点。首先，从中点到范围中的1/4点和3/4点之间的大部分DNL误差都可以被消除。其次，由于有效地将输出范围翻倍，则非线性在有效位上失去1比特位。这些事实在图8所示的线性图中有很好的解释。当不连续性继续保持其尺度时，由于输出范围的加倍而获得额外1比特的精度。事实是，转换器在其中点处是最线性的，这使得DAC的动态范围与它的线性程度实际上无关。这对于DAC在诸如音频和语音等的实际应用来说，是一个很重要的优点。

    不过，双极DAC的实施也存在困难。正电压和负电压的不匹配能够引起显著的非线性。

    图9给出了一个微分结构，它一般用标号90来表示。使用微分结构，除了能提高系统中DAC的抗噪声能力之外，还可用于避免上述问题。微分结构90包括正的双极流水线DAC电路92，负的双极流水线DAC电路94，组合器96以及采样保持电路98。DAC电路92和94中的每一个都有第一输入端，第二输入端和输出端。DAC电路92和94中的每一个电路的输出端都连到组合器96。组合器96连接到采样保持电路98。

    每一个DAC的第一输入端用于接收数字输入，第二输入端用于接收数字输入的符号。负的DAC电路94实际上是正的DAC电路92的镜像。尽管它们二者共用同样的数字输入，但是它们使用的参考电压相反。通过让组合器96中正的DAC电路92的输出减去负的DAC电路94的输出，便可得到待输入到采样保持电路98的信号。采样保持电路本身最好是微分电路。

    因此，微分DAC实际上能够通过将输出进行平均，来消除参考电压的不匹配。尽管这一点非常直观，但数学推导将有助于对其进行量化。设正的DAC电路92和负的DAC电路94的内部增益分别为G_p和G_m。理想情况下，设G_p＝G_m＝1，但是由于电容器的不匹配，那些增益值可能会有些微的误差。对于符号为正的数字输入而言，正的DAC电路92和负的DAC电路94的实际增益(斜率)分别为G_pV_ref+和G_mV_rdf-。对于正的数字输入，在采样保持电路98之后的转换器的整个斜率可以写成：

                          S_p＝G_pV_ref+-G_mV_ref-

    类似地，可以将负的斜率写成：

                          S_n＝G_pV_ref--G_mV_ref+

    理想情况下，S_p＝-S_n，斜率的不匹配不会造成失真。斜率不匹配值的准确大小为：

                         ΔS＝S_p+S_n＝(G_p-G_m)(V_ref++V_ref-)

    这个不匹配值小于单端不匹配值V_ref++V_ref-，系数因子为G_p-G_m。

    DAC的微分结构所具有的另外一个优点是能够减少电容器的非线性误差。电容器的非线性可以因电容器的电场穿透极板而引起。这种非线性将会影响转换器的整体线性程度。

    一般地，流水线电路级的处理比SH电路的速度快。因此，为了避免SH电路的速度成为处理的瓶颈，需要另外增加一个与最后一级并联的电路级。

    参考图11，本发明的实施例一般用标号250来表示。电路级252和254在DAC和SH电路之间进行多路复用。当其中一级参与数模转换时，另一级就将电荷转移到SH电路。这样就能够使SH电路的工作速度达到DAC电路处理速度的一半，从而不会限制整个系统的转换速度。

    当如上所述实施例指的是DAC的流水线实现时，这个想法将与实施循环式DAC同样有效。参考图12，向循环式DAC提供正负两个电压，它们的作用与对流水线DAC的讲述一样。进而参考图13，带有正参考电压的循环式DAC与带有负参考电压的循环式DAC进行并联耦合。这样做的效果再一次与前面对流水线DAC的讲述一样。

    尽管流水线DAC在每个时钟周期上产生了新的输出，循环式DAC需要许多时钟周期用于转换。在电荷的转移过程中，DAC电路的SH电路级的速度大约比开关和电容器的速度慢3倍。由于转换的比特位数一般要远远大于3，因此同样的SH电路级可以由多个循环式DAC电路所共享。因此，一排循环式DAC的实施可用于在单独的循环式DAC和单独的流水线DAC之间进行转换速率的传递。

    尽管本发明的讲述与用于特定使用目的的特定实施例联系起来，对于本领域的普通技术人员来说，在不脱离本发明公开的情况下显然可以进行各种修改。

    在以上叙述中所使用的术语和表达式用于描述之用并且不受限制，除此之外使用这些术语和表达式不意欲排出本发明所述特征或特征之一部分的任何等价物形式，各种可能些修改均被视为在本发明的范围内。本发明是根据随附的权利要求书而定义的。