晶体管及其制造方法.pdf

一种晶体管及其制造方法，该方法包括：在半导体衬底的有源区上方顺序形成栅极氧化层和多晶硅栅极，在邻近于多晶硅栅极的有源区中形成漂移区，以及然后通过向漂移区中同时注入各种类型的杂质离子来以比漂移区的深度分布浅的深度分布形成源极/漏极。

1.  一种方法，包括：
在半导体衬底的有源区上方顺序形成栅极氧化层和多晶硅栅极；
在与所述多晶硅栅极的侧面相邻的所述有源区中形成漂移区；以及然后
通过向所述漂移区中同时注入第一类型杂质离子和第二类型杂质离子来形成源极/漏极。

2.  根据权利要求1所述的方法，其中，形成所述源极/漏极包括：
在所述半导体衬底上方形成暴露漂移区的光刻胶图样；以及然后
使用所述光刻胶图样作为离子注入掩膜，向所述漂移区中同时注入所述第一类型杂质离子和所述第二类型杂质离子。

3.  根据权利要求2所述的方法，其中，同时注入所述第一类型杂质离子和所述第二类型杂质离子以使所述第一类型杂质离子和所述第二类型杂质离子具有浅于所述漂移区的深度分布。

4.  根据权利要求3所述的方法，其中，所述第一类型杂质离子包括砷离子，所述第二类型杂质离子包括钾离子。

5.  根据权利要求1所述的方法，其中，所述第一类型杂质离子包括砷离子，所述第二类型杂质离子包括钾离子。

6.  根据权利要求1所述的方法，其中，所述第一类型杂质离子包括砷离子。

7.  根据权利要求1所述的方法，其中，所述第二类型杂质离子包括钾离子。

8.  根据权利要求1所述的方法，其中，形成所述漂移区包括将N型杂质注入到所述半导体衬底中。

9.  根据权利要求1所述的方法，在形成所述源极/漏极之后，进一步包括，在所述源极/漏极和所述多晶硅栅极上方形成硅化物。

10.  根据权利要求1所述的方法，在形成所述硅化物之后，进一步包括，在形成于所述源极/漏极上方的所述硅化物上方形成接触件。

11.  根据权利要求1所述的方法，进一步包括在所述栅极氧化层和所述多晶硅栅极两者的侧壁上形成隔离体。

12.  一种器件，包括：
半导体衬底，具有限定在其中的有源区；
栅极氧化层，形成在所述有源区中的所述半导体衬底上方；
多晶硅栅极，形成在所述栅极氧化层上方；
漂移区，形成在位于与所述多晶硅栅极相邻的有源区中的所述半导体衬底中；以及
源极/漏极，形成在所述漂移区中，其中，所述源极/漏极由第一类型离子和第二类型离子组成。

13.  根据权利要求12所述的器件，其中，所述有源区包括p阱。

14.  根据权利要求13所述的器件，其中，所述漂移区包括n沟道。

15.  根据权利要求12所述的器件，其中，所述第一类型的杂质离子包括砷离子，所述第二类型的杂质离子包括钾离子。

16.  根据权利要求12所述的器件，其中，所述第一类型的杂质离子包括砷离子。

17.  根据权利要求12所述的器件，其中，所述第二类型的杂质离子包括钾离子。

18.  根据权利要求12所述的器件，其中，所述源极/漏极的深度分布浅于所述漂移区的深度分布。

19.  根据权利要求12所述的器件，进一步包括：
隔离体，形成在所述栅极氧化层和所述多晶硅栅极两者的侧壁处；
硅化物，形成在所述源极/漏极和所述多晶硅栅极的上方；以及
接触件，在形成于所述源极/漏极上方的所述硅化物上方形成。

20.  根据权利要求12所述的器件，其中，所述器件包括晶体管。

晶体管及其制造方法
本申请基于35 U.S.C 119要求第10-2007-0141342号(于2007年12月31日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种半导体器件，更具体地，涉及一种高压MOS晶体管(high-voltage MOS transistor)及其制造方法。
背景技术
在用于驱动LSI、运载工具(vehicle)LSI，OA和外围器件LSI以及电动机驱动LSI的电路中，高压器件和低压器件集成在单个芯片上和/或上方，其中，驱动LSI用于诸如LCD、PDP、OLED等的平板显示器。这样的电路称为高压集成电路。为了设计高压集成电路，高压MOS器件模型与低压MOS器件模型都是必要的。
图1A到图1D是一种制造NMOS晶体管的方法的横截面图。参照图1A，在半导体衬底上和/或上方限定有源区(例如，p阱10)之后，形成诸如浅沟槽隔离20的器件隔离层来隔离有源区。在p阱10上和/或上方形成栅极氧化层30之后，通过在栅极氧化层30上和/或上方形成多晶硅来在栅极氧化层30上和/或上方形成多晶硅栅极40。通过使用多晶硅栅极40作为掩膜，实施轻掺杂漏极(lightlydoped drain)(LDD)离子注入来形成N-漂移区50。在多晶硅栅极40的两侧壁上形成隔离体60。
参照图1B和1C，通过使用光刻胶图样65向与多晶硅栅极40隔离开预定距离的区域中注入n+离子来形成n+接触区(n+源极和n+漏极)70。参照图1D，在多晶硅栅极40和n+接触区70上和/或上方形成硅化物75。
然而，由于在n+接触区70中产生了极大的电场和电离，所以为了提高结击穿电压特性实施(junction breakdown voltagecharacteristic enforcement)、晶体管漏电流特性和衬底电流特性，重要的是在于确保n+接触区与多晶硅栅极相隔一定的距离。因此，晶体管的间距(pitch)增大。
发明内容
本发明实施例涉及一种晶体管及其制造方法，该制造方法通过降低在源极/漏极结区中产生的漏电流和电场来减小多晶硅栅极与源极/漏极之间的距离。
根据本发明实施例，一种制造晶体管的方法可以包括下列中的至少一个：在半导体衬底的有源区上方顺序形成栅极氧化层和多晶硅栅极，在与多晶硅栅极的侧面(lateral sides)相邻的有源区中形成漂移区，以及通过向漂移区中同时注入各种类型的杂质离子来形成源极和漏极。
根据本发明实施例，一种方法可以包括下列中的至少一个：在半导体衬底的有源区上方顺序形成栅极氧化层和多晶硅栅极；在与多晶硅栅极的侧面相邻的有源区中形成漂移区；以及然后通过向漂移区中同时注入第一类型杂质离子和第二类型杂质离子来形成源极/漏极。
根据本发明实施例，一种晶体管可以包括下列中的至少一个：半导体衬底，具有限定在其中的有源区；栅极氧化层和多晶硅栅极，顺序堆叠在有源区上和/或上方；漂移区，位于与多晶硅栅极的两侧相邻的有源区中；以及源极和漏极，位于漂移区中，其中漂移区注入有各种类型的杂质离子。
根据本发明实施例，一种器件可以包括下列中的至少一个：半导体衬底，具有限定在其中的有源区；栅极氧化层，形成在有源区中的半导体衬底上方；多晶硅栅极，形成在栅极氧化层上方；漂移区，形成在位于邻近多晶硅栅极的有源区中的半导体衬底中；源极/漏极，形成在漂移区中以便源极/漏极由第一类型离子和第二类型离子组成。
根据本发明实施例，通过将杂质(例如，P和As)注入到N漂移区中来在n+源极/漏极和p阱之间的结中产生漏电流和电场。因此，本发明实施例能够以减小多晶硅栅极与n+源极/漏极之间距离的方式来显著地减小晶体管的尺寸。
附图说明
图1A到图1D示出了一种制造NMOS晶体管的方法。
实例图2A到2C示出了一种制造根据本发明实施例的NMOS晶体管的方法。
实例图3是示出了漏电流和杂质离子之间关系的视图(graph)，其中杂质离子被注入用来形成n+源极/漏极。
具体实施方式
参照实例图2A，在半导体衬底中限定MOS晶体管的有源区210，有源区210可以包括用于NMOS晶体管制造的p阱或用于PMOS晶体管制造的n阱。有源区成为一个部分，该部分用于形成MOS晶体管的沟道。为了形成n阱，在半导体衬底上和/或上方生长外延层(epi-layer)，然后用诸如硼的p型杂质来轻掺杂该外延层。在有源区210上和/或上方生长了初始氧化层(initial oxide layer)之后，使用光刻法来形成掩膜，该掩膜用于图样化有源区。然后，依照上述掩膜，使用具有高能量的n型杂质来实施离子注入。
在形成器件隔离层230之后，在有源区210上和/或上方形成栅极氧化层240和多晶硅栅极245，其中，器件隔离层230用来使多个有源区彼此隔离。更具体地，在有源区210上和/或上方生长了氧化膜之后，在氧化膜上和/或上方沉积多晶硅。通过光刻法，在多晶硅上和/或上方形成第一光刻胶图样，该第一光刻胶图样用于形成多晶硅栅极。通过使用第一光刻胶图样作为刻蚀掩膜，选择性地刻蚀上述的多晶硅和氧化膜来形成栅极氧化层240和多晶硅栅极245。可以使用各向异性等离子刻蚀(anisotropic plasma etch)来作为刻蚀工艺。
通过使用多晶硅栅极245作为掩膜，在有源区210上实施LDD离子注入来在邻近于多晶硅栅极245的两侧(both lateral side)形成漂移区。在NMOS晶体管的情况下，通过刻蚀掩膜的开口窗(openwindow)可以将N型杂质注入到有源区210中，其中N型杂质诸如是钾和砷中的一种。轻掺杂有N型杂质的区域称为N漂移区200。N型杂质注入的深度分布(depth profile)浅于(lower)n阱的深度分布。为了预防击穿(punch-through)，在栅极氧化层240和多晶硅栅极245两者的两个侧壁上形成隔离体(也就是，侧壁隔离体)250，其中，上述击穿归因于由增加的n+源极/漏极注入所引起的源极/漏极沟道变小。
参照实例图2B，通过光刻法，在包括多晶硅栅极245的半导体衬底上和/或上方形成第二光刻胶图样255。可以在器件隔离层230、多晶硅栅极245以及N漂移区200上和/或上方形成第二光刻胶图样255。第二光刻胶图样255可以被构造具有掩膜窗口(window)，上述掩膜窗口仅敞开部分N漂移区200。
参照实例图2C，通过第二光刻胶图样255的掩膜窗口，将各种类型的杂质离子同时注入到N漂移区200中，从而形成n+源极/漏极260。这些杂质离子可以包括磷离子和砷离子中的至少一种。可以使用磷离子和砷离子两者来实施离子注入。在n+源极/漏极260形成之后，通过清洗工艺(cleaning process)来去除第二光刻胶图样255。随后，通过在n+源极/漏极260上和/或上方实施硅化(silicidation)来形成硅化物275。然后，在硅化物275上形成接触件(contact)265。
实例图3是漏电流和杂质离子之间的关系视图，其中杂质离子被注入用来形成n+源极/漏极。参照实例图3，由n+源极/漏极(通过向N漂移区200中注入钾或砷来形成该n+源极/漏极)与有源区210之间的结所产生的漏电流(第一漏电流)相对地大于由n+源极/漏极(通过向N漂移区200中注入钾和砷两者来形成该n+源极/漏极)与有源区210之间的结所产生的漏电流(第二漏电流)。由于第二漏电流比第一漏电流小，所以如果通过向N漂移区200中同时注入P和As两者来形成n+源极/漏极，则由n+结产生的电场强度以及n+结的击穿电压被减小而低于在向N漂移区200中注入P或As的情况下由n+结产生的电场强度以及n+结的击穿电压。
如前所述，由n+结产生的电场的特性受到多晶硅栅极245与n+源极/漏极之间的间隔距离的影响。例如，如果间隔的距离太近，则由n+结产生的电场强度变得更大从而使来自n+结的漏电流增加。当晶体管被制造具有稳定的电场特性、稳定的击穿电压特性和稳定的碰撞电离特性时，如果根据本发明实施例通过向N漂移区200中注入P和As两者来形成n+源极/漏极，则可以降低由n+结产生的电场强度。因此，能够带来减小多晶硅栅极与n+源极/漏极之间的间隔距离的效果。最后，减小多晶硅栅极与n+源极/漏极之间距离所带来的效果也减小了晶体管的整体间距(pitch)，也就是实例图2C中所示的器件隔离层(STI)之间的距离，这有利于实现更高的晶体管集成。此外，上述特性使得硅化物能够在中压(intermediate-voltage)晶体管的n+结上形成，由此可以增强击穿电压特性。此外，还能够减小晶体管的多晶硅栅极的长度。
尽管本文中描述了多个实施例，但是应该理解，本领域技术人员可以想到多种其他修改和实施例，它们都将落入本公开的原则的精神和范围内。更特别地，在本公开、附图、以及所附权利要求的范围内，可以在主题结合排列的排列方式和/或组成部分方面进行各种修改和改变。除了组成部分和/或排列方面的修改和改变以外，可选的使用对本领域技术人员来说也是显而易见的。