多功能以及紧凑的DC耦合CML缓冲器.pdf

通过相邻导体将CML缓冲器(102)的差分信号输出节点DC耦合到负载(105)(例如CML逻辑元件)的差分信号输入节点。CML缓冲器(102)包括下拉负载锁存器(112)，其增加了缓冲器的跨导，提供通过这些导体的DC偏置电压，并将DC偏置电压提供到负载(105)的输入节点上，从而负载无需具有DC偏置电路。在缓冲器和负载之间不需要传统的AC耦合的电容器，从而减少了实现电路所需要的管芯面积量，并且减少了缓冲器到负载的连接的电容量。由于缓冲器到负载的连接的电容量低，所以开关功耗低。可在从小于大约5千赫兹到大于1千兆赫兹的宽频范围内，以小于50％的信号衰减，将差分信号从缓冲器传送到负载。

1、  一种缓冲器电路，包括：
第一差分信号输入节点；
第二差分信号输入节点；
第一差分信号输出节点；
第二差分信号输出节点；
第一场效应晶体管(FET)，其具有源极、漏极和栅极，其中，所述栅极耦合到所述第一差分信号输入节点，所述源极耦合到所述第一差分信号输出节点；
第二场效应晶体管(FET)，其具有源极、漏极和栅极，其中，所述漏极耦合到所述第一FET的漏极，所述栅极耦合到所述第二差分信号输入节点，所述源极耦合到所述第二差分信号输出节点；
锁存器，其具有第一输入节点和第二输入节点，其中，所述锁存器的第一输入节点是所述第一差分信号输出节点，所述锁存器的第二输入节点是所述第二差分信号输出节点。

2、  如权利要求1所述的缓冲器电路，其中：
所述缓冲器电路在其第一差分信号输入节点上接收信号，并将所述信号从其第一差分信号输出节点传送到一个负载的差分信号输入节点，使得：在从小于大约5千赫兹到大于1千兆赫兹的频率范围内以小于50％的衰减，将所述信号从所述缓冲器电路的第一差分信号输入节点传送到所述负载的差分信号输入节点。

3、  如权利要求1所述的缓冲器电路，其中，所述锁存器包括：
第一N沟道场效应晶体管(FET)，其具有源极、漏极和栅极，其中，所述源极电阻性地耦合到地，所述漏极耦合到所述锁存器的第二输入节点，所述栅极耦合到所述锁存器的第一输入节点；
第二N沟道FET，其具有源极、漏极和栅极，其中，所述第二N沟道FET的漏极耦合到所述第一N沟道FET的栅极，所述第二N沟道FET的栅极耦合到所述第一N沟道FET的漏极，所述第二N沟道FET的源极电阻性地耦合到地。

4、  如权利要求3所述的缓冲器电路，其中：
所述第一差分信号输出节点和所述第二差分信号输出节点DC耦合到一个负载的一对差分信号输入节点。

5、  如权利要求4所述的缓冲器电路，其中：
所述缓冲器电路具有从其第一和第二差分信号输入节点到所述负载的一对差分信号输入节点的DC传递函数比，其中，所述DC传递函数比在从小于大约5千赫兹到大于1千兆赫兹的频率范围内小于一。

6、  一种系统，包括：
负载，其包括场效应晶体管(FET)，其中，所述FET具有栅极，其中，所述栅极是所述负载的信号输入节点；
缓冲器电路，其具有第一和第二差分信号输入引线以及第一和第二差分信号输出引线，其中，所述第一差分信号输出引线DC耦合到所述负载的信号输入节点，所述缓冲器电路包括：
第一场效应晶体管(FET)，其具有源极、漏极和栅极，其中，所述漏极被耦合用于接收电源电压，所述栅极是所述缓冲器电路的第一差分信号输入引线，所述源极耦合到所述缓冲器电路的第一差分输出引线；
第二场效应晶体管(FET)，其具有源极、漏极和栅极，其中，所述漏极耦合到所述第一FET的漏极，所述栅极是所述缓冲器电路的第二差分信号输入引线，所述源极耦合到所述缓冲器电路的第二差分信号输出引线；
锁存器，其具有第一输入节点和第二输入节点，其中，所述第一输入节点耦合到所述缓冲器电路的第一差分信号输出引线，所述第二输入节点耦合到所述缓冲器电路的第二差分信号输出引线。

7、  如权利要求6所述的系统，其中，所述锁存器包括一对交叉耦合的N沟道场效应晶体管。

8、  如权利要求6所述的系统，其中，所述缓冲器电路的第一差分信号输出引线通过相邻导体DC耦合到所述负载的信号输入节点，所述相邻导体从所述缓冲器电路的第一差分信号输出引线延伸到所述负载的信号输入节点。

9、  如权利要求6所述的系统，其中，所述缓冲器电路将DC偏置电压提供到所述负载的FET的栅极上。

10、  如权利要求6所述的系统，其中，所述锁存器包括：
N沟道晶体管，其具有源极、漏极和栅极，其中的栅极耦合到所述锁存器的第一输入节点；
电阻器，其具有第一端和第二端，其中，所述电阻器的第一端耦合到所述N沟道晶体管的源极，所述电阻器的第二端耦合到接地导体，
其中，所述锁存器将DC偏置电压提供到所述负载的FET的栅极上，所述DC偏置电压基本上等于所述电阻器两端的压降加上所述N沟道晶体管的栅极到源极电压。

11、  如权利要求6所述的系统，其中，所述负载不包括用于将DC偏置电压提供到所述负载的FET的栅极上的偏置电路。

12、  如权利要求6所述的系统，其中，所述缓冲器电路是多模分频器的一部分。

13、  如权利要求6所述的系统，其中，所述缓冲器电路具有从其第一和第二差分信号输入引线到所述负载的DC传递函数比，其中，所述DC传递函数比在从小于大约5千赫兹到大于1千兆赫兹的频率范围内小于一。

14、  如权利要求6所述的系统，其中，所述缓冲器电路在其第一差分信号输入引线上接收信号，并在从小于大约5千赫兹到大于1千兆赫兹的信号频率范围内，以小于50％的衰减，将所述信号传送到所述负载的信号输入节点。

15、  如权利要求6所述的系统，
其中，所述缓冲器电路将DC偏置电压提供到所述负载的信号输入节点上，
其中，在所述缓冲器电路的第一差分信号输入引线上接收差分输入信号，其中，所述差分输入信号具有DC偏置电压，其中，所述差分输入信号的DC偏置电压决定了所述负载的信号输入节点上的DC偏置电压。

16、  如权利要求6所述的系统，其中，所述负载是CMOS逻辑电路。

17、  一种系统，包括：
负载；
缓冲模块，用于缓冲电流模式逻辑(CML)差分信号，并将所述CML差分信号从所述模块驱动到所述负载，
其中，所述模块DC耦合到所述负载，所述模块用于缓冲所述CML差分信号，使得：在从小于大约5千赫兹到大于1千兆赫兹的频率范围内，以小于50％的衰减，将所述CML差分信号传送到所述负载。

18、  如权利要求17所述的系统，其中，所述模块是多模分频器中的缓冲器。

19，  一种方法，包括：
提供第一导电信号路径，其从缓冲器的第一差分信号输出节点延伸到负载的第一差分信号输入节点，其中，所述缓冲器包括锁存器；
使用所述锁存器通过所述第一导电信号路径将第一DC偏置电压提供到所述负载的第一差分信号输入节点上；
提供第二导电信号路径，其从所述缓冲器的第二差分信号输出节点延伸到所述负载的第二差分信号输入节点；
使用所述锁存器通过所述第二导电信号路径将第二DC偏置电压提供到所述负载的第二差分信号输入节点上；
在所述缓冲器的第一和第二差分信号输入节点上接收差分信号，并通过所述第一和第二导电信号路径将所述差分信号从所述缓冲器传送到所述负载，使得：在从小于大约5千赫兹到大于1千兆赫兹的频率范围内，以小于50％的衰减，将所述差分信号传送到所述负载。

20、  如权利要求19所述的方法，其中，所述缓冲器是电流模式逻辑(CML)缓冲器，所述锁存器包括一对交叉耦合的N沟道晶体管。

21、  如权利要求20所述的方法，其中，
所述第一和第二DC偏置电压是相同的DC电压，
所述第一导电信号路径的总电容量小于20毫微微法，
所述第二导电信号路径的总电容量小于20毫微微法。

22.  如权利要求21所述的方法，其中，从所述缓冲器传送到所述负载的所述差分信号包括脉冲宽度小于500皮秒的脉冲，并且还包括脉冲宽度大于10微秒的脉冲。

23、  如权利要求19所述的方法，
其中，所述缓冲器不包括P沟道晶体管，
其中，所述缓冲器不包括双极结型晶体管。

24、  如权利要求19所述的方法，其中，所述负载是CMOS逻辑电路。

25、  一种电路，包括：
用于提供第一导电信号路径的模块，所述第一导电信号路径从缓冲器的第一差分信号输出节点延伸到负载的第一差分信号输入节点，其中，所述缓冲器包括锁存器；
用于提供第一DC偏置电压的模块，其使用所述锁存器通过所述第一导电信号路径将第一DC偏置电压提供到所述负载的第一差分信号输入节点上；
用于提供第二导电信号路径的模块，所述第二导电信号路径从所述缓冲器的第二差分信号输出节点延伸到所述负载的第二差分信号输入节点；
用于提供第二DC偏置电压的模块，其使用所述锁存器通过所述第二导电信号路径将第二DC偏置电压提供到所述负载的第二差分信号输入节点上；
接收模块，其在所述缓冲器的第一和第二差分信号输入节点上接收差分信号，并通过所述第一和第二导电信号路径将所述差分信号从所述缓冲器传送到所述负载，使得：在从小于大约5千赫兹到大于1千兆赫兹的频率范围内，以小于50％的衰减，将所述差分信号传送到所述负载。

多功能以及紧凑的DC耦合CML缓冲器
相关申请的交叉引用
本申请基于35 U.S.C.§.119要求2006年6月28日递交的、序号为60/817,595的临时申请以及2006年7月24递交的、序号为60/833,059的临时申请的优先权，通过引用方式将这两份申请并入本文。
技术领域
本发明涉及CML逻辑缓冲器，尤其涉及信号从CML逻辑缓冲器到负载的传送。
背景技术
数字逻辑电路用在与频率不断增长的信号有关的应用中。例如，在蜂窝电话中，如今使用数字电路来实现高速分频器。例如，蜂窝电话的接收机链路可以包括具有锁相环的本地振荡器。锁相环的反馈回路中的分频器可以是数字计数器。由于速度的原因，可以在一种被称为“电流模式逻辑”(CML)的逻辑类型中实现该计数器的一些部分。一种类型的CML逻辑门是缓冲器(有时称为“时钟驱动器”)。
图1(现有技术)是以传统方式AC耦合到负载2的传统非反相CML缓冲器1的示意图。负载具有用于接收差分信号的两个差分信号输入节点3和4。N沟道场效应晶体管(FET)5和6以及电阻器7和8表示了CML负载的典型电路。晶体管5的栅极耦合到负载的差分信号输入节点3。晶体管6的栅极耦合到负载的差分信号输入节点4。当在晶体管5和6的栅极上出现恰当量值的DC偏置电压时，负载2正常工作。在输入节点3和4上接收的差分信号在该DC偏置电压之上和之下来回转换。电阻器9和10表示用于在晶体管5和6的栅极上设置适当DC电压VBIAS2的偏置网络。
缓冲器1在一对差分信号输入节点11和12上接收差分CML输入信号，并且将差分CML输出信号从一对差分信号输出节点13和14驱动到负载2。缓冲器1通常包括N沟道FET下拉电流源结构15(其充当一对输入N沟道上拉FET16和17的负载)。电流镜结构15用于分别从输出节点13和14吸收DC偏置电流18和19。位于远处的偏置电压生成器通常提供偏置电压VBIAS1，其决定了DC偏置电流18和19的量值。当接收的差分CML输入信号是在差分信号输入节点11和12上接收到时，晶体管16和17就会将差分信号传送到差分信号输出节点13和14。每个差分信号输入信号在一个电压范围内变化，并且典型地具有DC偏置电压偏移。差分CML输入信号的DC偏置电压与晶体管16和17的源极跟随器的操作以及DC偏置电流18和19相结合，用来建立差分信号输出节点13和14上的DC偏置电压。缓冲器1的差分信号输出节点上的DC偏置电压通常与应该出现在负载2的晶体管5和6的栅极上的DC偏置电压VBIAS2不同。因此缓冲器1的差分信号输出节点13和14通过电容器20和21，AC耦合到负载2的差分信号输入节点3和4。这使得缓冲器和负载的DC偏置电压可以不同，但使得转换的差分信号从缓冲器1传送到负载2。
图2(现有技术)是示出了图1的传统缓冲器1的操作的波形图。上方的波形显示了脉冲宽度为500皮秒的相对高频信号如何从缓冲器通过电容器20和21传送到负载。然而，由于AC耦合，较低频的信号受到了抑制。信号频率越低，受到抑制的信号就有越多。下方的波形显示了脉冲宽度为10微秒的相对低频信号大部分被缓冲器和负载之间的AC耦合抑制了。在数字逻辑值为“高”的10微秒脉冲的末端，信号的电压电平几乎下降到了被定义为相反数字逻辑值的值(数字逻辑值为“低”)的电压。在10微秒脉冲的末端，90％的信号被衰减了。因此，只有当要传送到负载的信号是足够高频的信号以使得希望的信号有足够的信号强度到达负载时，才可以采用与该负载AC耦合的典型CML缓冲器。因此，需要更多功能的缓冲器电路。
发明内容
通过一对相邻的导体将新型和紧凑的CML缓冲器的一对差分信号输出节点DC耦合到负载的一对相应差分信号输入节点。负载的一个实例是CML逻辑元件。新型CML缓冲器包括被称为“下拉负载锁存器”的电路。下拉负载锁存器的第一输入节点耦合到CML缓冲器的第一个差分信号输出节点。下拉负载锁存器的第二输入节点耦合到CML缓冲器的第二个差分信号输出节点。除了增强CML缓冲器的跨导之外，下拉负载锁存器还用于提供通过导体的DC偏置电压，并且将DC偏置电压提供到负载的差分信号输入节点上，从而负载无需具有它自己的DC偏置电路。负载的DC偏置电路在过去包括电阻器，当将该电阻器集成到集成电路上时该电阻器通常占用大量管芯面积，然而，该新型CML缓冲器无需负载具有这种DC偏置电路，因此减少了当实现整体缓冲器和负载电路时必须要耗费的管芯面积量。由于新型CML缓冲器和负载之间的DC耦合，使得不必使用传统的AC耦合式的缓冲器到负载连接的电容，从而进一步减少了实现新型CML缓冲器电路所需要的集成电路管芯面积量，并且因此减少了缓冲器到负载的连接的电容量。由于新型CML缓冲器不包括与负载进行传统AC耦合的大电容器，并且由于负载不需要DC偏置电路，而使得新型CML缓冲器可以做得很小且很紧凑，所以可以将新型CML缓冲器及其负载紧靠在一起放置到集成电路管芯上。将新型CML缓冲器及其负载紧靠在一起放置使得缓冲器和负载之间的DC耦合连接的相邻导体能够制作得较短，因此使得缓冲器到负载的连接的寄生电容变小。
可在从小于5千赫兹到大于1千兆赫兹的频率范围内，以小于50％的信号衰减，将差分CML信号从新型CML缓冲器传送到CML负载。在传统的CML缓冲器中，持续时间长的脉冲的信号电平会由于缓冲器和负载之间的AC耦合而随着长脉冲的持续时间而降级，然而，新型CML缓冲器所输出的持续时间长的脉冲的信号电平不会随时间而降级。因此，可以采用新型CML缓冲器将差分CML信号驱动到负载，其中差分CML信号包括持续时间长的脉冲和持续时间短的脉冲。因此，传统CML缓冲器AC耦合到其负载并且在信号基本不降级的情况下无法传送长脉冲，与之相比，新型CML缓冲器具有更多功能。
上文是概括性的说明，且包含了必要的简化和归纳性细节，而省略了一些细节，从而本领域的普通技术人员将明白该概括性的说明仅仅是示例性的，而非限制性的。在以下说明的非限制性的详细描述中，由本文所述的且在权利要求中独自限定的设备和/或过程的其它方面、发明性特征和优势将变得显而易见。
附图说明
图1(现有技术)是AC耦合到负载的传统CML缓冲器的示意图。
图2(现有技术)是从图1的传统CML缓冲器所输出的信号的波形图。在一个波形中，信号具有持续时间相对短的脉冲。在另一个波形中，信号具有持续时间相对长的脉冲。
图3是包括根据本发明的新颖性方面的新型CML缓冲器的系统的附图，其中该新型CML缓冲器DC耦合到负载。
图4是提供到图3的新型CML缓冲器的信号的波形图，以及从新型CML缓冲器输出并且在图3的负载的输入节点上接收的结果信号的波形图。一个波形显示了当信号OUT(输出)具有持续时间相对短的脉冲时的结果输出信号OUT。第二个波形显示了当信号OUT具有持续时间相对长的脉冲时的结果输出信号OUT。
图5示出了新型CML缓冲器的实施例的示意图，其中CML缓冲器包括用于调节由CML缓冲器向负载提供的DC偏置电压的一对电阻器。
图6是图3的新型CML缓冲器的操作方法的流程图。
具体实施方式
图3是根据一个新颖性方面的系统101的简化晶体管级示意图。系统101集成在单个集成电路管芯上。系统101包括新型的DC耦合非反相CML缓冲器102，其通过一对直接且相邻的连接103和104DC耦合到负载105。字母“DC”在本文中表示“直流”。缓冲器102接收一对差分信号输入节点106和107上的差分CML(直流模式逻辑)输入信号，并且将相应的输入信号的非反相版本输出到一对差分信号输出节点108和109上。缓冲器102包括第一N沟道场效应晶体管(FET)110、第二N沟道FET 111和下拉负载锁存器112。第一晶体管110的漏极耦合到电源电压导体113。第二晶体管111的漏极也耦合到电源电压导体113。图3中将晶体管110和111的漏极标示为标记“D”。图3中将晶体管110和111的源极标示为标记“S”，并且将栅极标示为标记“G”。锁存器112被称为“负载”锁存器，因为它作为一对用于积蓄电压的电阻性负载。锁存器112被称为“下拉”负载锁存器，因为它用于将上拉晶体管110和111的源极上的电压进行下拉。
下拉负载锁存器112具有第一输入节点114和第二输入节点115。第一输入节点114耦合到缓冲器102的第一差分信号输出节点108。第二输入节点115耦合到缓冲器102的第二差分信号输出节点109。下拉负载锁存器112包括一对交叉耦合的N沟道FET 116和117。晶体管116的源极通过电阻器118电阻性地耦合到接地导体119。晶体管117的源极通过电阻器120电阻性地耦合到接地导体119。晶体管116的栅极耦合到锁存器112的第一输入节点114。晶体管117的栅极耦合到锁存器112的第二输入节点115。电容器121的第一端耦合到晶体管116的源极，电容器121的第二端耦合到晶体管117的源极。下拉负载锁存器112在第一输入节点114和接地导体119以及第二输入节点115和接地导体119之间提供差分下拉阻抗。本文的术语“差分”是指第一输入节点114和接地导体119之间的阻抗不同于第二输入节点115和接地导体119之间的阻抗。第一输入节点114和接地导体119之间的阻抗可以低于第二输入节点115和接地导体119之间的阻抗，第一输入节点114和接地导体119之间的阻抗也可以高于第二输入节点115和接地导体119之间的阻抗。第一输入节点114和第二输入节点115中哪一个对接地导体119具有更低的阻抗，这取决于如何对锁存器进行闭锁，如以下进一步详述的。
负载105具有第一差分信号输入节点122和第二差分信号输入节点123。第一差分信号输入节点122和第二差分信号输入节点123是负载105从缓冲器102接收CML或类似CML的差分信号所通过的输入节点。图3中的负载105表示用新型缓冲器102来驱动的一种CML负载的模型。负载105包括一对N沟道FET 124和125。在典型的CML负载中，在VDD电源导体130以及晶体管124和125的源极之间存在相耦合的负载126和127。尽管负载105可以是CML负载，但是负载105也可以是另一种类型的逻辑电路负载，例如CMOS(互补金属氧化半导体)负载，其中该负载的每一个输入节点既耦合到P沟道晶体管的栅极也耦合到N沟道晶体管的栅极。
在一个新颖性方面中，负载105不包括用于向负载的差分信号输入节点122和123上提供DC偏置电压的DC电压偏置电路。然而，CML负载105是在差分信号输入节点122和123上出现1.5伏特的DC偏置电压时正常工作的电路。输入节点122和123上所接收的每个差分信号都在该1.5伏特的DC偏置电压之上和之下转换。图1的传统电路(现有技术)通过电容器将负载的差分信号输入节点AC耦合到缓冲器的差分信号输出节点，而本发明则是通过直接且相邻的导电连接103和104将负载105的差分信号输入节点122和123DC耦合到新型缓冲器102的差分信号输出节点108和109。缓冲器102通过这些连接103和104向负载105的节点122和123提供合适的DC偏置电压。因此将图3的系统称为是“自偏置的”。在图3的特定实施例中，负载105的晶体管124的栅极上的DC偏置电压是晶体管116的栅极和源极之间的DC电压与电阻器118两端的DC压降的总和。在一个实例中，缓冲器102的差分信号输入节点106上的5千赫兹的方波差分输入信号具有大约2.0伏特的DC偏置电压。该差分输入信号的AC振幅介于0.1伏特到1.0伏特之间。当缓冲器102在接收这种信号时，晶体管116的DC栅极到源极电压大约为1.0伏特，而电阻器118两端的DC压降大约为0.5伏特。因此缓冲器102将希望的1.5伏特DC偏置电压提供到负载105的晶体管122的栅极上。负载105的输入节点122上的差分信号的AC振幅介于0.1伏特到1.0伏特之间。节点106和107上的信号IN和INB中的差分电压改变得到缓冲，然后作为连接103和104上的信号OUT和OUTB中对应的差分电压改变而被输出。由于输入晶体管110的源极电压跟随它的栅极电压而作为源极跟随器，所以要注意确保节点106上的差分输入信号的DC偏置电压具有适当的量值，以使得：当从节点106上的输入信号的DC偏置电压中减去通过晶体管110的栅极到源极压降时，得到的电压是负载105的节点122上所期望的合适的DC偏置电压。
现在解释锁存器112的操作。假设最初锁存器112是闭锁的，这使得晶体管116的导电性不如晶体管117。由于晶体管116和117的交叉耦合配置，所以第一输入节点114和接地导体119之间的阻抗低于第二输入节点115和接地导体119之间的阻抗。最初，缓冲器102的差分信号输入节点106和107上的差分输入信号IN和INB使得节点106上的电压低于节点107上的电压。因此，晶体管110的导电性不如晶体管111。因此，下拉负载锁存器112将缓冲器102的差分信号输出节点108上的电压下拉至低于差分信号输出节点109上的电压。因此，信号OUT的电压比信号OUTB的电压低。
接下来，输入节点106和107上的差分输入信号IN和INB进行转换，使得节点106上的电压相对于节点107上的电压而增加。这使得晶体管110导电性增高而晶体管111的导电性降低。节点108上的电压增加。晶体管110最终变得非常导电，以至于它的功率超过锁存器112的较小晶体管117。锁存器112的输入节点114和115上的电压随后交叉，使得晶体管116的栅极上的电压高于晶体管117的栅极上的电压。锁存器112通过开关状态和闭锁来响应，使得现在晶体管116的导电性保持高于晶体管117。缓冲器102的差分信号输出节点108上的电压高于缓冲器102的差分信号输出节点109上的电压。节点108和109上的差分输出信号OUT和OUTB通过连接103和104传送到负载105。
当输入节点106和107上的差分输入信号转换使得节点106上的电压相对于节点107上的电压而降低时，晶体管111的导电性增高而晶体管110的导电性降低。节点109上的电压相对于节点108上的电压而增加。晶体管111最终变得非常导电，以至于它的功率超过锁存器112的较小晶体管116。锁存器112的输入节点114和115上的电压随后交叉，使得晶体管117的栅极上的电压高于晶体管116的栅极上的电压。锁存器112通过开关状态和闭锁来响应，使得现在晶体管117的导电性保持高于晶体管116。缓冲器102的差分信号输出节点109上的信号OUTB的电压高于缓冲器102的差分信号输出节点108上的信号OUT的电压。节点108和109上的差分输出信号OUT和OUTB通过连接103和104传送到负载105。
图4A是在信号具有大约500皮秒的短脉冲宽度的情况下，差分信号输入节点106上的信号IN的波形图。信号IN是1千兆赫兹方波，其具有大约2.0伏特的DC偏置电压和大约1.0伏特的AC电压振幅。
图4B是在将图4A的信号IN提供到缓冲器102的差分信号输入节点106上时，负载105的输入节点122上出现的信号OUT的波形图。信号OUT具有1.5伏特的DC偏置电压以及大约1.0伏特的AC电压振幅。由缓冲器102将1.5伏特的DC偏置电压通过连接103提供给负载105的晶体管124的栅极。
图4C是在信号IN具有大约10微秒的长脉冲宽度的情况下，差分信号输入节点106上的信号IN的波形图。信号IN是5千赫兹方波，其具有大约2.0伏特的DC偏置电压和大约1.0伏特的AC电压振幅。
图4D是在将图4C的信号IN提供到缓冲器102的差分信号输入节点106上时，负载105的输入节点122上出现的信号OUT的波形图。信号OUT具有1.5伏特的DC偏置电压以及大约1.0伏特的AC电压振幅。缓冲器102将1.5伏特的DC偏置电压通过连接103提供给负载105的晶体管124的栅极。尽管在图2(现有技术)的现有技术的情况下，负载的输入上的信号电平由于缓冲器和负载之间的AC耦合而随时间降低，然而，图4D中的负载105的输入节点122上的信号电平仍然保持在2.0伏特的高度左右，并且即使高脉冲持续10微秒该信号电平也不会随时间降低。在从小于大约5千赫兹到大于1千兆赫兹的频率范围内，将差分信号OUT以小于50％的衰减传送到负载。从缓冲器102的输入节点106到负载105的输入节点122来测量该情况下的衰减。因此，与图1的传统缓冲器相比，缓冲器102具有更多功能，因为缓冲器102能够成功地将信号传送到负载105，其中从缓冲器102传送到负载105的信号既有非常短的脉冲(例如，500皮秒或更短的脉冲)，还有非常长的脉冲(例如，10微秒或更长的脉冲)。
在一个应用中，在蜂窝电话之内的RF收发机集成电路的本地振荡器的多模分频器(MMD)的信号路径中使用缓冲器102。通过缓冲器传送的信号具有高频分量(例如，500皮秒的短脉冲)和非常低的频率分量(例如，10微秒的脉冲)两者。缓冲器102可以在该信号路径中用作一种缓冲器，以便将脉冲从CML逻辑电路的输出端传送到CMOS逻辑电路的输入端。
在一个有优势的方面中，新型缓冲器102及其负载之间的DC耦合不包括图1的现有技术的电容器20和21。图1的现有技术的电容器20和21中的每一个可以是，例如，2皮法的电容器，当以集成电路的形式来实现该电容器时，其占用大量的集成电路面积。图3的新型缓冲器102不需要或者不采用这些大电容器。这有许多优势。
首先，在集成电路上不需要连同缓冲器102一起提供电容器，这减少了缓冲器、负载以及缓冲器和负载间的连接所耗费的集成电路面积量。此外，在负载中不需要提供用于DC偏置该负载的电阻器，这进一步减少了实现图3的新型缓冲器电路所需要的集成电路面积量。与图1的现有技术的AC耦合电路相比，实现新型缓冲器电路102所需要的集成电路面积量的总体减少降低了集成电路成本。
其次，不需要提供图1现有技术电路的AC耦合电容器20和21，这样就可以将负载105放置得与缓冲器102更靠近。减少了缓冲器和负载之间的距离就减少了缓冲器和负载之间的连接长度，从而减少了这些连接的寄生电容。集成电路上的长信号线导体具有在该线路自身和邻近的以及下层的结构之间的寄生电容。在图1的现有技术电路中，当缓冲器1向负载驱动信号时，其必须对该寄生电容进行充电和放电。缓冲器1和负载2之间连接的导体部分的寄生电容通常有500毫微微法(500×10E-15F)那么大。在受驱动的信号是非常频繁切换的特高频信号(例如，1千兆赫兹)的情况下，缓冲器可能由于需要对通向负载的连接的寄生电容进行充电和放电，而耗费大量功率。在图3的实施例中，由于缓冲器102被放置得更靠近负载105，所以可以将连接103和104做得相对较短。因为连接103和104变短，所以它们的寄生电容变小。在一个实例中，连接103和104中每一个的总寄生电容减少到低于20毫微微法(20×10E-15F)。
第三，如上所述，减少缓冲器和负载之间的连接103和104的寄生电容就减少了缓冲器的功耗，因为缓冲器不需要对太多电容进行充电和放电。
在下拉负载锁存器112之中提供电容器121是可选的。如果提供了电容器121，那么随着差分输入信号的频率增加，电容器121的阻抗降低，从而减少晶体管116和117的源极之间的阻抗，并且还有效地减少这些源极和接地导体119之间的阻抗。减少晶体管116和117的源极与接地导体119之间的阻抗将导致节点108和109的最大电压摆动增加。增加节点108和109的最大电压摆动就有效地增加了在差分信号输入节点106和107上可以适当接收的输入信号的AC量值。有时候将增加缓冲器102的容量以接收更大AC振幅的输入信号称为增加缓冲器的“净空(headroom)”。增加节点108和109的最大电压摆动不但增加了在高频处缓冲器的净空，而且增加节点108和109的最大电压摆动还用来增加缓冲器102的容量，以将输入电压信号转变成输出电流信号(即，缓冲器102的跨导)。因此，电容器121使得缓冲器102的净空和跨导两者都随着输入信号频率的增加而增加。
缓冲器102的DC偏移传递函数(DC偏移增益)小于一。这意味着，如果在差分信号输入节点106和107上接收的输入信号的DC偏置偏移电压相对于理想DC偏置偏移的偏差为特定DC电压(DC输入偏移)，那么缓冲器102将相应的输出信号提供到负载105上，该输出信号的DC偏置电压与负载处的理想DC偏置电压相差另一个DC电压(DC输出偏移)。然而，DC输出偏移的量值小于DC输入偏移的量值。因此，使用缓冲器102来缓冲差分信号不仅不会使得负载105处的DC偏置偏移大于在信号路径中没有缓冲器102的情况下将会有的DC偏置偏移，反而在信号路径中使用缓冲器102会使得负载105处的DC偏置偏移变小。新型CML缓冲器的多个实例可以一起组成一串链路，这样，在信号沿着缓冲器链路下传时，DC偏移不会增加。
图5是缓冲器102的另一个实施例的示意图。在图5的实施例中，提供了两个偏置电阻器128和129。电阻器128将晶体管116的栅极电阻性地耦合到DC偏置电压VBIAS。电阻器129将晶体管117的栅极电阻性地耦合到DC偏置电压VBIAS。可以通过调节电压VBIAS来调节由缓冲器102提供给其负载的“自偏置”DC偏置电压。
图6是新型方法的流程图，在该新型方法中，DC耦合到负载的缓冲器用于：1)向负载提供DC偏置电压，2)在从5千赫兹到1千兆赫兹的频率范围内，以小于50％的衰减，将差分信号传送到负载。在图3的缓冲器102的第一差分信号输出节点108到图3的负载105的第一差分信号输入节点122之间提供第一导电信号路径(步骤200)。第一导电信号路径是第一个相邻导体从输出节点到输入节点的直接连接。此处没有图1的AC耦合实例中的干扰电容器。图3的下拉负载锁存器112用于通过连接103将DC偏置电压提供给负载105的第一差分信号输入节点122(步骤201)。在缓冲器102的第二差分信号输出节点109到负载105的第二差分信号输入节点123之间提供第二导电信号路径(步骤202)。第二导电信号路径是通过第二个相邻导体从输出节点到输入节点的直接连接。下拉负载锁存器112用于通过连接104将DC偏置电压提供给负载105的第二差分信号输入节点123(步骤203)。缓冲器102不仅DC偏置负载105的输入节点，而且缓冲器102还接收缓冲器102的第一和第二差分信号输入节点106和107上的差分信号，并且在从5千赫兹到1千兆赫兹的范围内，以小于50％的衰减，将这些信号通过到负载105的第一和第二差分信号输入节点122和123的第一和第二导电信号路径传送到负载105。在缓冲器102的差分信号输入节点106和108以及负载105的差分信号输出节点122和123之间测量衰减。
尽管上文出于举例说明目的而描述了某些特定的实施例，但是本申请的公开内容具有普遍的适用性，并且不限于以上所述的特定实施例。尽管上文结合具有单对差分信号输入的缓冲器来描述了下拉负载锁存器的使用，但是可以在具有多于一对的差分信号输入节点的逻辑门中使用下拉负载锁存器。上述将CML电路的输出端DC耦合到负载以及使用DC耦合来向负载提供DC偏置电压的技术可以扩展到用于诸如CML NOR门之类的其它类型的电路中。尽管上文结合蜂窝电话中的多模分频器(MMD)的应用来描述了新型CML缓冲器的说明性实例，但是该新型CML缓冲器在除了MMD和蜂窝电话之外的应用中也有普遍的适用性。因此，在不脱离权利要求书定义的保护范围的前提下，可以对所述特定实施例的各种特征进行各种修改、改编和组合。