半导体装置及其制造方法.pdf

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1、10申请公布号CN102334190A43申请公布日20120125CN102334190ACN102334190A21申请号200980157510722申请日20090430H01L29/78200601H01L29/12200601H01L29/73920060171申请人三菱电机株式会社地址日本东京72发明人三浦成久中田修平大塚健一渡边昭裕油谷直毅74专利代理机构中国国际贸易促进委员会专利商标事务所11038代理人金春实54发明名称半导体装置及其制造方法57摘要在第一导电类型的半导体基板的第一主面内的单元区域中在表层形成第二导电类型的第一阱。在第一阱内的表层形成第一导电类型的扩散区。在。

2、第一阱上形成第一栅极绝缘膜，其上形成第一栅电极。在单元区域的外周部中在第一主面的表层形成第二导电类型的第二阱。在第二阱上形成第二栅极绝缘膜，在其外周侧形成厚的场氧化膜。在栅极绝缘膜和场氧化膜上连续地形成与第一栅电极连接的第二栅电极。在第一、第二阱和扩散区中连接有第一电极。在半导体基板的第二主面形成有第二电极。以在单元区域的外周绕一周的方式在场氧化膜上形成与第二栅电极连接的栅极布线。栅极布线是对第二栅电极的构成物质进行硅化物化而成的。85PCT申请进入国家阶段日2011082586PCT申请的申请数据PCT/JP2009/0584452009043087PCT申请的公布数据WO2010/1256。

3、61JA2010110451INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书9页附图12页CN102334207A1/2页21一种半导体装置，其特征在于，具备第一导电类型的半导体基板，具有相互对置的第一主面和第二主面；第二导电类型的第一阱，形成在所述第一主面内的单元区域中的所述第一主面的表层；第一导电类型的扩散区，形成在所述第一阱内的所述第一主面的表层；第一栅极绝缘膜，形成在所述第一阱之上；第一栅电极，形成在所述第一栅极绝缘膜之上；第二导电类型的第二阱，形成在所述单元区域的外周部中的所述第一主面的表层；第二栅极绝缘膜，形成在所述第二阱之上；场氧化膜，形成在所述第二。

4、栅极绝缘膜的外周侧的所述第二阱之上，且比所述第二栅极绝缘膜厚；第二栅电极，在所述第二栅极绝缘膜和所述场氧化膜之上连续地形成，与所述第一栅电极电连接；第一电极，与所述第一阱、所述第二阱以及所述扩散区电连接；第二电极，形成在所述半导体基板的所述第二主面；栅极布线，以在所述单元区域的外周绕一周的方式形成在所述场氧化膜之上，与所述第二栅电极电连接；以及栅极焊盘，与所述栅极布线电连接，其中，所述栅极布线是对所述第二栅电极的构成物质进行硅化物化而成的。2根据权利要求2所述的半导体装置，其特征在于，所述第一电极是与所述第二栅电极和所述第二栅极绝缘膜相比在所述第一主面的内侧与所述第二阱相连接。3根据权利要求1。

5、或2所述的半导体装置，其特征在于，所述半导体基板的基板材料是SIC。4根据权利要求13中的任一项所述的半导体装置，其特征在于，所述第一栅电极和所述第二栅电极由多晶硅构成。5根据权利要求13中的任一项所述的半导体装置，其特征在于，所述第一栅电极和所述第二栅电极由多晶硅和如下层的层叠膜构成包括TI、MO、W、NB、TA、SI中的至少一种金属或所述金属的氮化物的层。6根据权利要求15中的任一项所述的半导体装置，其特征在于，所述扩散区是源区，所述第一电极是源电极，所述第二电极是漏电极。7根据权利要求15中的任一项所述的半导体装置，其特征在于，还具备第二导电类型的集电极层，该集电极层形成在所述半导体基板。

6、的所述第二主面与所述第二电极之间，所述扩散区是发射极区域，所述第一电极是发射极电极，所述第二电极是集电极电极。权利要求书CN102334190ACN102334207A2/2页38一种半导体装置的制造方法，其特征在于，具备以下工序准备具有相互对置的第一主面和第二主面的第一导电类型的半导体基板的工序；在所述第一主面内的单元区域，在所述第一主面的表层形成第二导电类型的第一阱，在所述单元区域的外周部，在所述第一主面的表层形成第二导电类型的第二阱的工序；在所述第一阱内，在所述第一主面的表层形成第一导电类型的扩散区的工序；在所述第一阱之上形成第一栅极绝缘膜，在所述第二阱之上形成第二栅极绝缘膜的工序；在所。

7、述第二栅极绝缘膜的外周侧，在所述第二阱之上形成比所述第二栅极绝缘膜厚的场氧化膜的工序；在所述第一栅极绝缘膜之上形成第一栅电极的工序；在所述第二栅极绝缘膜和所述场氧化膜之上连续地形成与所述第一栅电极电连接的第二栅电极的工序；以覆盖所述第一栅电极和所述第二栅电极的方式在所述第一主面形成层间绝缘膜的工序；对所述层间绝缘膜进行蚀刻，从而在所述第一阱和所述扩散区之上形成第一接触孔，在所述第二阱之上形成第二接触孔的工序；对所述层间绝缘膜进行蚀刻，从而使所述第二栅电极的一部分露出的工序；通过对露出的所述第二栅电极的一部分进行硅化物化，以在所述单元区域的外周绕一周的方式在所述场氧化膜之上形成栅极布线的工序；形。

8、成经由所述第一接触孔与所述第一阱和所述扩散区电连接、且经由所述第二接触孔与所述第二阱电连接的第一电极的工序；在所述半导体基板的所述第二主面形成第二电极的工序；以及形成与所述栅极布线电连接的栅极焊盘的工序。9根据权利要求8所述的半导体装置的制造方法，其特征在于，不露出所述第二栅电极而对所述层间绝缘膜进行蚀刻，从而形成所述第一接触孔和所述第二接触孔，对在所述第一接触孔和所述第二接触孔中露出的所述半导体基板的表面进行硅化物化，在对所述半导体基板的表面进行硅化物化之后，对所述层间绝缘膜进行蚀刻来使所述第二栅电极的一部分露出，对露出的所述第二栅电极的一部分进行硅化物化来形成所述栅极布线。权利要求书CN1。

9、02334190ACN102334207A1/9页4半导体装置及其制造方法技术领域0001本发明涉及一种具有MOS结构的开关元件的半导体装置及其制造方法，特别是涉及一种能够提高可靠性的半导体装置及其制造方法。背景技术0002在以往的电力用纵型MOSFET中，以导电性不良的多晶硅形成栅电极。因此，通过在芯片外周形成由包含低电阻的AL或其合金、铜的金属膜构成的栅极布线，使得容易向各单位单元UNITCELL的栅电极提供电位，实现开关的高速化例如参照专利文献1、2。在该栅极布线、栅极焊盘的下方的半导体中形成有P型阱WELL以有助于耗尽层的伸展并防止耐压的劣化。0003另外，提出了在形成有单位单元的单元。

10、区域的外周部包括栅极焊盘部将微细的二极管配置成一列的半导体装置例如专利文献1的图1、2。在MOSFET从ON状态正向偏压进行开关关断为OFF状态反向偏压时，该二极管吸收在正向偏压时从P型阱向N型漏极层注入的空穴，能够防止寄生晶体管导通例如参照专利文献1的图3。0004当MOSFET关断时，漏电极的电压漏极电压从大致0V急剧上升至几百V。因此，位移电流经由在P型阱与N型漏极层之间存在的寄生电容而流入P型阱内。这在MOSFET的P型阱、二极管的P型阱、栅极布线下方的P型阱的情况下都相同。0005P型阱经由接触孔与场板FIELDPLATE电连接，场板与源电极电连接。因而，流入栅极布线下方的P型阱内的。

11、位移电流经由接触孔和场板流入源电极。0006专利文献1日本特开平51988160007专利文献2日本特开200619608发明内容0008发明要解决的问题0009芯片外周的栅极布线具有几M至几十M的宽度，与源极焊盘隔着充分的间隔而形成。这是因为，由于成为栅极布线以及源极焊盘的金属膜的厚度达到几M至10M，为的是确保它们的构图中的工艺余量PROCESSMARGIN。因此，例如从源极焊盘至栅极布线的外侧的长度达到几M至100M。因而，与MOSFET的P型阱、二极管的P型阱相比，栅极布线下方的P型阱的面积非常大。0010P型阱本身存在电阻，因此当位移电流流到面积大的栅极布线下方的P型阱时，该P型阱内。

12、产生无法忽略的值的电位降低。因而，在该P型阱的与接触孔离开的位置处具有比较大的电位。漏极电压V相对于时间T的变动DV/DT越大，该电位越大。0011另外，在栅极布线下方的P型阱的与接触孔离开的位置之上，隔着栅极绝缘膜设置有与栅极布线连接的栅电极。而且，在MOSFET关断的紧接之后，栅电极的电压接近0V。因而，栅电极与栅极布线下方的P型阱之间的栅极绝缘膜被施加大的电场，从而栅极绝缘膜被破坏。由此存在如下问题在栅电极与源电极之间发生短路，可靠性降低。说明书CN102334190ACN102334207A2/9页50012另外，最近，以SIC碳化硅为基板材料的开关元件MOSFET、IGBT作为低耗电。

13、的开关元件而备受关注。通过将该SIC器件用作逆变器的开关元件，能够降低逆变器的损失。为了进一步降低损失，需要实现开关元件的进一步的高速驱动化使DV/DT变大。但是，由于以SIC为基板材料的开关元件中SIC的带隙BANDGAP大，因此与以SI为基板材料的开关元件相比，难以实现半导体层的充分的低电阻化。因此，寄生电阻变大，在P型阱中产生的电位变大，因此上述问题严重。0013本发明是为了解决上述问题而完成的，其目的在于得到一种能够提高可靠性的半导体装置及其制造方法。0014用于解决问题的方案0015第一发明是一种半导体装置，其特征在于，具备0016第一导电类型的半导体基板，具有相互对置的第一主面和第。

14、二主面；0017第二导电类型的第一阱，形成在所述第一主面内的单元区域中的所述第一主面的表层；0018第一导电类型的扩散区，形成在所述第一阱内的所述第一主面的表层；0019第一栅极绝缘膜，形成在所述第一阱之上；0020第一栅电极，形成在所述第一栅极绝缘膜之上；0021第二导电类型的第二阱，形成在所述单元区域的外周部中的所述第一主面的表层；0022第二栅极绝缘膜，形成在所述第二阱之上；0023场氧化膜，形成在所述第二栅极绝缘膜的外周侧的所述第二阱之上，且比所述第二栅极绝缘膜厚；0024第二栅电极，在所述第二栅极绝缘膜和所述场氧化膜之上连续地形成，与所述第一栅电极电连接；0025第一电极，与所述第一。

15、阱、所述第二阱以及所述扩散区电连接；0026第二电极，形成在所述半导体基板的所述第二主面；0027栅极布线，以在所述单元区域的外周绕一周的方式形成在所述场氧化膜之上，与所述第二栅电极电连接；以及0028栅极焊盘，与所述栅极布线电连接，0029其中，所述栅极布线是对所述第二栅电极的构成物质进行硅化物化而成的。0030第二发明是一种半导体装置的制造方法，其特征在于，具备以下工序0031准备具有相互对置的第一主面和第二主面的第一导电类型的半导体基板的工序；0032在所述第一主面内的单元区域，在所述第一主面的表层形成第二导电类型的第一阱，在所述单元区域的外周部，在所述第一主面的表层形成第二导电类型的第。

16、二阱的工序；0033在所述第一阱内，在所述第一主面的表层形成第一导电类型的扩散区的工序；0034在所述第一阱之上形成第一栅极绝缘膜，在所述第二阱之上形成第二栅极绝缘膜的工序；0035在所述第二栅极绝缘膜的外周侧，在所述第二阱之上形成比所述第二栅极绝缘膜说明书CN102334190ACN102334207A3/9页6厚的场氧化膜的工序；0036在所述第一栅极绝缘膜之上形成第一栅电极的工序；0037在所述第二栅极绝缘膜和所述场氧化膜之上连续地形成与所述第一栅电极电连接的第二栅电极的工序；0038以覆盖所述第一栅电极和所述第二栅电极的方式在所述第一主面形成层间绝缘膜的工序；0039对所述层间绝缘膜进。

17、行蚀刻，从而在所述第一阱和所述扩散区之上形成第一接触孔，在所述第二阱之上形成第二接触孔的工序；0040对所述层间绝缘膜进行蚀刻，从而使所述第二栅电极的一部分露出的工序；0041通过对露出的所述第二栅电极的一部分进行硅化物化，以在所述单元区域的外周绕一周的方式在所述场氧化膜之上形成栅极布线的工序；0042形成经由所述第一接触孔与所述第一阱和所述扩散区电连接、且经由所述第二接触孔与所述第二阱电连接的第一电极的工序；0043在所述半导体基板的所述第二主面形成第二电极的工序；以及0044形成与所述栅极布线电连接的栅极焊盘的工序。0045发明的效果0046根据本发明能够提高可靠性。附图说明0047图1是。

18、表示实施例1所涉及的半导体装置的俯视图。0048图2是将图1的区域A放大的俯视图。0049图3是表示对于图2的变形例的俯视图。0050图4是表示对于图2的变形例的俯视图。0051图5是图2的BB的截面图。0052图6是在图2中省略源极焊盘、层间绝缘膜以及栅极焊盘的透视平面图。0053图7是表示对于图6的变形例的俯视图。0054图8是表示位于图6的栅电极、场氧化膜的下方的N型SIC漂移层的透视平面图。0055图9是表示对于图8的变形例的俯视图。0056图10是用于说明实施例1所涉及的半导体装置的制造方法的截面图。0057图11是用于说明实施例1所涉及的半导体装置的制造方法的截面图。0058图12。

19、是用于说明实施例1所涉及的半导体装置的制造方法的截面图。0059图13是用于说明实施例1所涉及的半导体装置的制造方法的截面图。0060图14是用于说明实施例1所涉及的半导体装置的制造方法的截面图。0061图15是表示实施例2所涉及的半导体装置的截面图。0062图16是用于说明实施例2所涉及的半导体装置的制造方法的截面图。0063图17是用于说明实施例2所涉及的半导体装置的制造方法的截面图。0064图18是用于说明实施例2所涉及的半导体装置的制造方法的截面图。0065图19是用于说明实施例3所涉及的半导体装置的制造方法的截面图。0066图20是用于说明实施例3所涉及的半导体装置的制造方法的截面图。

20、。说明书CN102334190ACN102334207A4/9页70067图21是用于说明实施例3所涉及的半导体装置的制造方法的截面图。0068图22是表示实施例4所涉及的半导体装置的截面图。0069附图标记说明007010N型SIC基板半导体基板；12单元区域；14源极焊盘第一电极；16栅极布线；18栅极焊盘；20N型SIC漂移层半导体基板；22P型阱第一阱；24N型源区扩散区；28P型阱第二阱；36栅极绝缘膜第一栅极绝缘膜；38栅电极第一栅电极；40栅极绝缘膜第二栅极绝缘膜；42场氧化膜；44栅电极第二栅电极；46层间绝缘膜；60漏电极第二电极；74发射极电极第一电极；76N型发射极区域扩。

21、散区；78集电极电极第二电极；80P型集电极层集电极层。具体实施方式0071实施例10072装置的结构0073图1是表示实施例1所涉及的半导体装置的俯视图。N型SIC基板10具有相互对置的上表面第一主面和下表面第二主面。在N型SIC基板10的上表面内存在单元区域12，作为MOSFET的最小单位结构的多个单位单元图1中未图示并列配置在该单元区域12中。在该单元区域12上形成有与各单位单元的源极相连接的源极焊盘14源电极。在单元区域12的外周部，与源极焊盘14相分离而在单元区域12的外周绕一周地形成有栅极布线16。0074在单元区域12的外周部具体地说N型SIC基板10的上表面的外周的一边的中央部。

22、形成有栅极焊盘18。栅极焊盘18与栅极布线16电连接。从外部的控制电路未图示对栅极焊盘18施加栅极电压。该栅极电压经由栅极布线16被提供给各单位单元的栅极。0075图2是将图1的区域A放大后的俯视图。在图2中将栅极焊盘18透视来以虚线示出。栅极布线16在栅极焊盘18的下侧区域穿过图面下方而从左上方和右上方露出。图3、图4是表示对于图2的变形例的俯视图。在图3中栅极布线16在栅极焊盘18的下侧区域穿过图面上方而从左上方和右上方露出。在图4中栅极布线16在栅极焊盘18的下侧区域遍及整个面而从左上方和右上方露出。0076图5是图2的BB的截面图。在N型SIC基板10上形成有N型SIC漂移层20。N型。

23、SIC漂移层20的杂质浓度是11013CM311018CM3，厚度是5M200M。0077在单元区域12中，在N型SIC漂移层20的上表面的表层形成有P型阱22。在P型阱22内，在N型SIC漂移层20的上表面的表层形成有N型源区24以及P型阱接触区域26。N型源区24的底面不超过P型阱22的底面。N型源区24的杂质浓度是11017CM311021CM3，超过P型阱22的杂质浓度。0078在单元区域12的外周部，在N型SIC漂移层20的上表面的表层形成有P型阱28和JTEJUNCTIONTERMINATIONEXTENSION结终端扩展区域30。在P型阱28内，在N型SIC漂移层20的上表面的表。

24、层形成有P型阱接触区域32。在外端部，在N型SIC漂移层20的上表面的表层形成有N型场终止FIELDSTOPPER区域34。0079P型阱22、28的深度是例如03M20M，不超过N型SIC漂移层20的底面。说明书CN102334190ACN102334207A5/9页8P型阱22、28的杂质浓度是11015CM311019CM3，超过N型SIC漂移层20的杂质浓度。但是，仅限于N型SIC漂移层20的最表面附近，为了提高SIC半导体装置的沟道区域中的导电性，P型阱22、28的杂质浓度也可以低于N型SIC漂移层20的杂质浓度。此外，作为N型杂质，优选N氮或P磷，作为P型杂质，优选AL铝或B硼。0。

25、080在P型阱22上形成有栅极绝缘膜36。在栅极绝缘膜36上形成有栅电极38。另一方面，在P型阱28上形成有栅极绝缘膜40。在栅极绝缘膜40的外周侧，在P型阱28上形成有场氧化膜42。期望该场氧化膜42的膜厚为栅极绝缘膜40的膜厚的10倍左右，例如是05M2M。而且，在栅极绝缘膜40和场氧化膜42上连续地形成有栅电极44。该栅电极44与栅电极38电连接。栅电极38、44由多晶硅构成。0081在栅电极44的外周侧，在场氧化膜42上形成有栅极布线16。栅极布线16在其正下方或水平方向的位置处与栅电极44电连接。栅极布线16是将作为栅电极44的构成物质的多晶硅进行硅化物化而成。0082在整个面上形成。

26、有层间绝缘膜46，在该层间绝缘膜46中，在N型源区24和P型阱接触区域26上形成有接触孔48，在P型阱接触区域32上形成有接触孔50，在栅极布线16上形成有接触孔52。接触孔48、50、52的宽度是01M100M。但是，如果将接触孔50、52的宽度尽量短例如几M，则能够缩小P型阱28的宽度，因此优选。0083欧姆电极54经由接触孔48与N型源区24和P型阱接触区域26进行欧姆接触，欧姆电极56经由接触孔50与P型阱接触区域32进行欧姆接触。源极焊盘14经由欧姆电极54、56与P型阱22、28以及N型源区24电连接。另外，背面欧姆电极58与N型SIC基板10的下表面进行欧姆接触，在背面欧姆电极5。

27、8上形成有漏电极60。0084在单元区域12中形成有纵型MOSFET的多个单位单元。各单位单元包括P型阱22、P型阱接触区域26以及N型源区24。另一方面，在单元区域12的外周部形成有二极管。二极管包括N型SIC漂移层20、P型阱28以及P型阱接触区域32。二极管与各单位单元并联连接。二极管的阳极与源极焊盘14相连接，二极管的阴极与漏电极60相连接。0085图6是在图2中省略源极焊盘14、层间绝缘膜46以及栅极焊盘18的透视平面图。在栅电极44的外侧面连接有栅极布线16。栅电极38、44为了形成接触孔48、50而一部分被开口。图7是表示对于图6的变形例的俯视图。如图7所示，栅电极44也可以比栅。

28、极布线16更向外侧突出。0086图8是表示位于图6的栅电极44、场氧化膜42的下方的N型SIC漂移层20的透视平面图。在N型SIC漂移层20的上表面的表层，在接触孔48、50的中央下部分别形成有P型阱接触区域26、32。接触孔48的下部及其周围形成有N型源区24。以包含P型阱接触区域26和N型源区24在内的方式形成有P型阱22。以包含P型阱接触区域32在内的方式形成有P型阱28。P型阱22、28以及N型源区24经由接触孔48、50与源极焊盘14电连接，处于几乎相同的电位。P型阱28和JTE区域30形成在场氧化膜42的下方的一部分。0087图9是表示对于图8的变形例的俯视图。在图8中单位单元和二。

29、极管以等间隔配置在上下左右，但是如图9所示，也可以相互错开地配置单位单元和二极管。0088装置的制造方法0089说明实施例1所涉及的半导体装置的制造方法。图1014是用于说明实施例1所涉及的半导体装置的制造方法的截面图。说明书CN102334190ACN102334207A6/9页90090首先，如图10所示，准备N型SIC基板10。N型SIC基板10可以相对于C轴方向倾斜8以下，也可以不倾斜，具有任何面方位都可以。在N型SIC基板10上使N型SIC漂移层20外延生长。0091接着，利用通过光刻法PHOTOLITHOGRAPHY加工得到的抗蚀剂掩模或氧化膜掩模等，将杂质离子注入到N型SIC漂移。

30、层20的上表面的表层，来形成P型阱22、P型阱28、N型源区24以及JTE区域30、N型场终止区域34。0092接着，为了实现P型阱22、28与源极焊盘14之间的良好的金属接触，通过离子注入分别在P型阱22、28内形成具有比P型阱22、28的杂质浓度大的杂质浓度的P型阱接触区域26、32。此外，期望离子注入是在150以上的基板温度下进行。0093接着，在氩、氮等的不活泼气体气氛或真空中，在温度15002200下进行05分钟60分钟的热处理，从而使注入的杂质电活性化。之后，通过牺牲氧化在N型SIC漂移层20的上表面形成氧化膜未图示，利用氢氟酸去除该氧化膜，从而去除表面变质层来得到干净的面。009。

31、4接着，如图11所示，利用CVD法等堆积由硅氧化膜构成的场氧化膜42，对场氧化膜42进行构图来在单元区域12和二极管的部分形成开口。例如利用热氧化法或堆积法在该开口部分形成栅极绝缘膜36、40。0095接着，利用CVD法堆积多晶硅。利用光刻法和干蚀刻进行构图来形成栅电极38、44。为了使表面电阻SHEETRESISTANCE降低，使该多晶硅含有磷、硼。既可以在多晶硅的成膜中取入磷、硼，也可以通过离子注入和之后的热处理来导入磷、硼。0096在此，使栅电极44的外端面存在于场氧化膜42上。由此，能够防止由于栅电极44的干蚀刻中的过蚀刻而在端面露出的栅极绝缘膜40的质量劣化。而且，能够将之后形成的栅。

32、极布线16设置在场氧化膜42上。由此，能够防止因栅极布线16的硅化物化引起的栅极绝缘膜40的穿透，能够防止栅极/源极间的短路。0097接着，如图12所示，利用CVD法等以覆盖栅电极38、44的方式在N型SIC漂移层20上形成层间绝缘膜46。而且，对层间绝缘膜46例如进行干蚀刻，来形成接触孔48、50、52。此外，如图13所示，也可以代替接触孔52，而将栅电极44的外端面的外侧的层间绝缘膜46全部去除，来使栅电极44的一部分露出。0098接着，在整个面上形成以NI为主的金属膜未图示。而且，通过6001100下的热处理，形成与SIC和多晶硅的硅化物。而且，利用硫酸、硝酸、盐酸、它们的过氧化氢混合液。

33、等来去除残留在层间绝缘膜46上的金属膜。由此，如图14所示，通过使在接触孔48、50中露出的N型SIC漂移层20的表面硅化物化，自匹配地形成欧姆电极54、56。而且，通过使在接触孔52中露出的栅电极44的一部分硅化物化，自匹配地形成栅极布线16。0099在此，与金属膜和SIC的反应速度相比，金属膜与多晶硅的反应速度更快。因而，当为了形成欧姆电极54、56的硅化物而在1000下进行2分钟的热处理时，栅极布线16的硅化物不仅从与NI接触的多晶硅上表面起在深度方向上形成，而且在不与NI接触的层间绝缘膜46下方的多晶硅中也形成。0100另外，在形成栅极布线16和欧姆电极54、56的过程中，在N型SIC。

34、基板10的背面形成同样的金属膜之后，通过进行热处理来形成背面欧姆电极58。由此，N型SIC基板10与漏电极60之间形成良好的欧姆接触。说明书CN102334190ACN102334207A7/9页100101接着，利用溅射法或蒸镀法形成AL等的布线金属并进行构图，从而形成栅极焊盘18和源极焊盘14。而且，在背面欧姆电极58上形成金属膜来形成漏电极60。通过以上工序，制造出实施例1所涉及的半导体装置。0102此外，虽然未图示，但是也可以用硅氮化膜、聚酰亚胺等保护膜来覆盖N型SIC基板10的表面侧。但是，在栅极焊盘18和源极焊盘14的适当的位置处，在保护膜上形成开口使得能够与外部的控制电路相连接。。

35、0103效果0104当MOSFET从ON状态进行开关为OFF状态时，漏电极的电压漏极电压从大致0V急剧上升至几百V。于是，位移电流经由在P型阱22、28及JTE区域30与N型SIC漂移层20之间存在的寄生电容而流入P型阱22、28。0105P型阱22的面积小，因此内部的寄生电阻小，即使流过某种程度大的位移电流，P型阱22的电位上升也小。另一方面，将P型阱28和JTE区域30合在一起的P型区域的面积大，因此内部的寄生电阻大，P型阱28的电位上升大。0106因此，在实施例1中，将硅化物用作对栅电极38、44提供电位的栅极布线16。硅化物与以往的金属制的栅电极相比，能够形成为横方向面积小。因此，能够。

36、缩短从源极焊盘14至栅极布线16的外侧的距离。与该缩短的量相应地能够缩小栅极布线16的下方的P型阱28。因而，在P型阱28中产生的位移电流变小，P型阱28的电位上升变小。由此，能够防止栅极绝缘膜40的下方的P型阱28中的高电场的产生，能够防止栅极绝缘膜40的破坏。因此，防止因栅极绝缘膜40的破坏引起的栅电极44、48与源极焊盘14之间的短路，来能够提高可靠性。0107另外，在P型阱28JTE区域30的外端部，在MOSFET从ON状态进行开关为OFF状态时容易集中高电场。因此，为了防止因栅极绝缘膜40的破坏引起的栅电极44、48与源极焊盘14之间的短路，需要确保P型阱28JTE区域30的外端部与。

37、栅电极44及栅极布线16的距离。对此，在实施例1中，在确保两者的距离的同时能够缩小P型阱28。0108另外，在实施例1中，栅极布线16的下方的P型阱与二极管的P型阱都是P型阱28，是共同的。因此，源极焊盘14是与栅电极44和栅极绝缘膜40相比在上表面的内侧与P型阱28相连接。由此，不需要另外设置对栅极布线16的下方的P型阱提供电位的场板，因此结构变得简单，能够缩小装置。而且，P型阱28连接到源极焊盘14的部分与栅极绝缘膜40之间的距离变小，因此能够防止在栅极绝缘膜40的下方部分中P型阱28的电位变大。因此，该结构也具有防止栅极绝缘膜40的破坏的效果。0109另外，SIC难以实现低电阻化，因此在。

38、P型阱28中产生的电位变大。因而，在基板材料为SIC的情况下实施例1的结构特别有效。0110另外，栅电极38、44由多晶硅构成。多晶硅的导电性不太好，因此当栅极焊盘18与栅电极38、44的位置偏离时，在两者的电位上产生时间上的偏移。该时间上的偏移是由多晶硅的电阻与如下寄生电容的时间常数来决定，该寄生电容是由源极焊盘14和栅极取出布线层所决定。因此，通过以在单元区域12的外周绕一周的方式形成由低电阻的硅化物构成的栅极布线16，容易对各单位单元的栅电极38、44提供电位，实现开关动作的高速化。而且，栅极布线16是将作为栅电极44的构成物质的多晶硅进行硅化物化而成的。由此，能够与栅电极44连续地自匹。

39、配地形成栅极布线16。说明书CN102334190ACN102334207A8/9页110111此外，在通常的产品中形成有温度传感器、电流传感器用的电极的情况多。另外，栅极焊盘18的位置和个数、源极焊盘14的形状等也各种各样。但是，这些并不对实施例1所涉及的半导体装置的效果产生任何影响。0112实施例20113图15是表示实施例2所涉及的半导体装置的截面图。栅电极38、44由多晶硅62、金属氮化物64以及金属66的层叠膜构成。金属66是TI、MO、W、NB、TA、SI中的至少一种。金属氮化物64是TI、MO、W、NB、TA、SI中的至少一种的氮化物。栅极布线16由硅化物层68以及合金70、72。

40、的层叠膜构成。其它结构与实施例1相同。0114说明实施例2所涉及的半导体装置的制造方法。0115首先，代替实施例1的图11的多晶硅的栅电极38、44，而如图16所示，利用溅射法、CVD法等堆积多晶硅62、金属氮化物64以及金属66并进行构图，来形成栅电极38、44。0116接着，如图17所示，利用CVD法等堆积层间绝缘膜46。而且，例如利用干蚀刻法来形成接触孔48、50。此时，以如下方式对层间绝缘膜46进行构图将栅电极44的外端面的外侧的层间绝缘膜46全部去除，或者至少使栅电极44的外侧面露出。0117接着，如图18所示，与实施例1同样地形成栅极布线16和欧姆电极54、56。在此，构成栅电极4。

41、4的多晶硅62、金属氮化物64以及金属66在硅化物化的热处理前分别在栅电极44的侧壁与金属膜未图示相接，通过热处理分别成为硅化物层68以及合金70、72。在该热处理中，金属氮化物64防止金属66向多晶硅62的扩散。此外，如果热处理温度为低温，则形成为根据氮分布和硅分布而区分的3层以上，但是如果热处理温度为高温，则形成通过相互扩散而边界不明确的合金层。0118接着，与实施例1同样地形成栅极焊盘18、源极焊盘14以及漏电极60。通过以上工序，制造出实施例2所涉及的半导体装置。0119在实施例2中，栅电极38、44由多晶硅62、金属氮化物64以及金属66的层叠膜构成。由此，栅电极38、44的表面电阻。

42、降低，因此能够进行更高速的开关动作。0120实施例30121说明实施例3所涉及的半导体装置的制造方法。0122首先，制造实施例1的图11的结构。而且，如图19所示，堆积层间绝缘膜46，形成接触孔48、50。即，与实施例1不同地，在该时刻不形成接触孔52，不露出栅电极44。0123接着，在整个面上形成以NI为主的金属膜未图示。然后，通过在6001100下的热处理形成SIC和多晶硅的硅化物。而且，利用硫酸、硝酸、盐酸、它们的过氧化氢混合液等来去除残留在层间绝缘膜46上的金属膜。由此，如图20所示，对在接触孔48、50中露出的N型SIC漂移层20的表面进行硅化物化来形成欧姆电极54、56。此时，在N。

43、型SIC基板10的背面上形成同样的金属膜之后，进行热处理来形成背面欧姆电极58。0124接着，如图21所示，在层间绝缘膜46上形成接触孔52来使栅电极44的一部分露出。而且，在整个面上形成以NI为主的金属膜未图示，进行热处理来对露出的栅电极44的一部分进行硅化物化来形成栅极布线16。0125接着，与实施例1同样地形成栅极焊盘18、源极焊盘14以及漏电极60。通过以上工序，制造出实施例3所涉及的半导体装置。0126在实施例3中，由于分别形成欧姆电极54、56和栅极布线16，因此能够自由地设计说明书CN102334190ACN102334207A9/9页12栅极布线16的组成。0127在此，与金属。

44、膜和SIC的反应速度相比，金属膜与多晶硅的反应速度更快。因而，在后者的情况下，与前者的情况相比，以低温形成硅化物。因而，能够通过低于形成欧姆电极54、56的温度的低温、例如400下的热处理来形成栅极布线16。而且，与多晶硅形成硅化物层的金属膜也可以不同于形成欧姆电极54、56时使用的金属膜，能够自由地进行选择。例如，在优选低温工艺的情况下，能够选择以更低的温度形成硅化物层的金属膜。通过在低温下进行栅极布线16的形成，能够防止金属向多晶硅中的异常扩散。由此，能够抑制因该异常扩散引起的栅极绝缘膜40、场氧化膜42的绝缘不良所导致的元件的不良状况，能够提高成品率。0128此外，实施例3所涉及的半导体。

45、装置的制造方法同样也能够适用于如实施例2那样栅电极38、44由层叠膜构成的情况。0129实施例40130图22是表示实施例4所涉及的半导体装置的截面图。代替实施例1的源极焊盘14而设置有发射极电极74，代替N型源区24而设置有N型发射极区域76，代替漏电极60而设置有集电极电极78。而且，在N型SIC基板10的下表面与集电极电极78之间形成有P型集电极层80。其它结构与实施例1相同。即，在实施例1的单元区域12中形成有纵型MOSFET，与此相对，在实施例4的单元区域12中形成有IGBT。通过该结构，能够防止因栅极绝缘膜40的破坏引起的栅电极44、48与发射极电极74之间的短路，来提高可靠性。0。

46、131这样，本发明能够适用于MOSFET、IGBT等MOS结构的开关元件。但是，本发明的半导体装置不仅包括开关元件，还包括在引线框上搭载与开关元件反并联连接的自由旋转二极管、用于生成和施加开关元件的栅极电压的控制电路等并密封的逆变器模块等功率模块。0132产业上的可利用性0133本发明能够利用于例如逆变器那样的电力转换器。说明书CN102334190ACN102334207A1/12页13图1图2说明书附图CN102334190ACN102334207A2/12页14图3图4说明书附图CN102334190ACN102334207A3/12页15图5说明书附图CN102334190ACN102。

47、334207A4/12页16图6图7说明书附图CN102334190ACN102334207A5/12页17图8图9说明书附图CN102334190ACN102334207A6/12页18图10图11图12说明书附图CN102334190ACN102334207A7/12页19图13图14说明书附图CN102334190ACN102334207A8/12页20图15说明书附图CN102334190ACN102334207A9/12页21图16图17说明书附图CN102334190ACN102334207A10/12页22图18图19说明书附图CN102334190ACN102334207A11/12页23图20图21说明书附图CN102334190ACN102334207A12/12页24图22说明书附图CN102334190A。