除频电路 【技术领域】
本发明有关一种除频电路，且特别是有关一种用以根据一组均匀相位差的时钟脉冲信号除频得到另一组均匀相位差的时钟脉冲信号的除频电路。
背景技术
以目前的电路应用来说，有时在一些应用上需要多个输入时钟脉冲信号及其除频时钟脉冲信号来进行电路控制。在现有技术中，是应用多个触发器(Flip-flop)分别响应于这些输入时钟脉冲信号的正缘(Rising Edge)或负缘(Falling Edge)来对多个参考信号进行取样，以产生对应至这些输入时钟脉冲信号的除频时钟脉冲信号，其中这些时钟脉冲信号中任两相邻的时钟脉冲信号的相位差例如等于固定值，这些除频时钟脉冲信号中任两相邻的时钟脉冲信号的相位差亦例如等于固定值。
然而现有技术无法对各参考信号的起始电平进行有效的控制。这样一来，将导致前述触发器根据输入时钟脉冲信号取样得到的除频时钟脉冲信号的相位发生错误。如此，如何设计出可有效地避免除频得到的时钟脉冲信号发生相位错误的除频电路为业界不断致力的方向之。
【发明内容】
本发明的目的是提供一种除频电路，其是以多级触发器(Flip-flop)相互串接的结构来控制各级触发器的输入信号的电平。如此，相较于传统除频电路，本发明的除频电路可避免除频产生的除频时钟脉冲信号具有错误相位及可产生相位准确的除频时钟脉冲信号。
根据本发明的一方面，提出一种除频电路，用以对N个输入时钟脉冲信号进行除频操作，以得到N个输出时钟脉冲信号，N为大于1的自然数。除频电路包括除频器与第一触发器(Flip-flop)。除频器根据N个输入时钟脉冲信号中的第一输入时钟脉冲信号对起始信号进行取样，以产生N个输出时钟脉冲信号中的第一输出时钟脉冲信号。起始信号与第一输出时钟脉冲信号的反相信号对应。第一触发器根据N个输入时钟脉冲信号中的第二输入时钟脉冲信号对第一输出时钟脉冲信号进行取样，以产生N个输出时钟脉冲信号中的第二输出时钟脉冲信号。
【附图说明】
为让本发明的上述内容能更明显易懂，下文将配合附图对本发明的较佳实施例作详细说明，其中：
图1绘示依照本发明实施例的除频电路的方块图。
图2是图1的除频电路的相关信号时序图。
图3绘示依照本发明实施例的除频电路的另一方块图。
图4是图3的除频电路的相关信号时序图。
图5绘示依照本发明实施例的除频电路的再一方块图。
图6是图5的除频电路的相关信号时序图。
图7绘示依照本发明实施例的除频电路的再一方块图。
图8是图5的除频电路的相关信号时序图。
【具体实施方式】
本实施例的除频电路是通过多级触发器(Flip-flop)的串联来控制各级触发器的输入信号的电平，以避免除频产生的除频时钟脉冲信号的相位发生错误。
本实施例的除频电路用以对N个输入时钟脉冲信号进行除频操作，以得到N个输出时钟脉冲信号，N为大于1的自然数。除频电路包括除频器及触发器。除频器根据N个输入时钟脉冲信号中的第一输入时钟脉冲信号对起始信号进行取样，以产生N个输出时钟脉冲信号中的第一输出时钟脉冲信号起始信号与该第一输出时钟脉冲信号的反相信号对应。触发器根据N个输入时钟脉冲信号中的第二输入时钟脉冲信号对第一输出时钟脉冲信号进行取样，以产生N个输出时钟脉冲信号中的第二输出时钟脉冲信号。
请参照图1及图2，图1绘示依照本发明实施例的除频电路的方块图，图2是图1的除频电路的相关信号时序图。除频电路1用以对N个输入时钟脉冲信号CK1-CKN进行除频操作，以得到N个输出时钟脉冲信号CK1_D-CKN_D，N为大于1的自然数。举例来说，N等于3，输入时钟脉冲信号CK1-CK3任两相邻的信号具有相同的相位差(Phase Delay)2π/3。输入时钟脉冲信号CK1-CK3的周期为TP0。
除频电路1包括除频器12、触发器14_1及142。除频器12包括触发器12a，其用以根据输入时钟脉冲信号CK1对起始信号SI进行取样，以产生输出时钟脉冲信号CK1_D。起始信号SI与输出时钟脉冲信号CK1_D的反相信号对应。
触发器141根据输入时钟脉冲信号CK_3对输出时钟脉冲信号CK1_D进行取样，以产生输出时钟脉冲信号CK2_D。触发器14_2根据输入时钟脉冲信号CK_2对输出时钟脉冲信号CK2_D进行取样，以产生输出时钟脉冲信号CK3_D。输出时钟脉冲信号CK1_D-CK3_D的周期为TP1，其例如等于两倍的周期TP0。
在这个例子中，除频器12除频产生的输出时钟脉冲信号CK1D被作为输入信号提供至触发器141中。如此，在输入时钟脉冲信号CK3的上升缘(Rising Edge)触发的时点T1上，触发器141的输入信号(即是输出时钟脉冲信号CK1_D)受控而具有高信号电平。这样一来，可使触发器14_1根据输入时钟脉冲信号CK3取样产生的输出时钟脉冲信号CK2_D具有正确的信号电平及信号相位。
相似地，触发器14_1产生的输出时钟脉冲信号CK2_D是被作为输入信号提供至触发器14_2中。如此，在输入时钟脉冲信号CK2的上升缘触发的时点T2上，触发器14_2的输入信号(即是输出时钟脉冲信号CK2_D)受控而具有高信号电平。这样一来，触发器14_2根据输入时钟脉冲信号CK2取样产生的输出时钟脉冲信号CK3_D具有正确的信号电平及信号相位。
举例来说，触发器12a、14_1及14_2具有操作延迟时间。由于输出时钟脉冲信号CK1_D由触发器12a根据输入时钟脉冲信号CK1取样产生，如此，相对于输入时钟脉冲信号CK1的上升缘，输出时钟脉冲信号CK1_D的上升缘是延迟此操作延迟时间。相似地，相对于输入时钟脉冲信号CK3的上升缘及输入时钟脉冲信号CK2的上升缘，输出时钟脉冲信号CK2_D及CK3_D的上升缘是分别延迟此操作延迟时间。换言之，相较于输入时钟脉冲信号CK1、CK3及CK2的上升缘，输出时钟脉冲信号CK1_D、CK2_D及CK_D的上升缘分别延迟相同的延迟时间。据此，通过除频电路1的除频操作后产生的输出时钟脉冲信号CK1_D、CK2_D及CK3_D中任两信号之间可维持相同的相位差。
举例来说，除频后的输出时钟脉冲信号CK1_D-CK3_D(具有周期TP1)中的输出时钟脉冲信号CK3_D相较于输出时钟脉冲信号CK2_D具有相位差2π/3，而输出时钟脉冲信号CK2_D相较于输出时钟脉冲信号CK1_D具有相位差2π/3。
本实施例的除频电路1还例如包括负载匹配电路16，用以作为平衡负载串接于触发器16之后，使输出时钟脉冲信号CK3_D与输出时钟脉冲信号CK1_D与CK2_D看到相近的输出负载。举例来说，负载匹配电路16为受控于信号GND的触发器电路。
在本实施例中虽仅以除频电路1根据输入时钟脉冲信号CK1-CK3除频产生起始零相位对应至时点T0的输出时钟脉冲信号CK1_D及其对应的输出时钟脉冲信号CK2_D及CK3_D的情形为例做说明，然而，本实施例的除频电路1并不局限于此。在其它例子中亦可调整除频电路的信号配置，以产生起始零相位对应至时点T1的输出时钟脉冲信号CK1′_D及其对应的输出时钟脉冲信号CK2_D′及CK3_D′，如图3及图4所示。
相似地，亦可调整除频电路的信号配置，以产生起始零相位对应至时点T2的输出时钟脉冲信号CK1_D″及其对应的时钟脉冲信号CK2_D″及CK3_D″，如图5及图6所示。
在本实施例中虽仅以除频电路1的包括触发器12a、14_1及14_2以根据输入时钟脉冲信号CK1-CK3除频产生时钟脉冲信号CK1_D-CK3_D的情形为例做说明，然而，本实施例的除频电路1并不局限于此。在另一个例子中，除频电路1′包括16个触发器12a′、14_1′-14_15′，用以根据输入时钟脉冲信号CK0′、CK1′、CK2′、…、CK15′中的偶数序输入时钟脉冲信号取样产生输出时钟脉冲信号CK0_D′、CK1_D′、CK2_D′、…、CK15_D′，如图7所示。
举例来说，图7的除频电路1′的相关信号时序图如图8所示。输入时钟脉冲信号CK0′-CK15′的周期为TP0′，而其中任两相邻的信号间的相位差为π/8。除频得到的输出时钟脉冲信号CK0_d-CK15_d的周期为TP1′，其例如等于周期TP0′的两倍，输出时钟脉冲信号CK0_d-CK15_d中任两相邻的信号间的相位差亦为π/8。输入时钟脉冲信号CK0′与输出时钟脉冲信号CK0_d的零相位例如对应至相同的时点。
在前述例子中，虽仅以除频电路1′根据输入时钟脉冲信号CK0′-CK15′中的偶数序输入时钟脉冲信号取样产生输出时钟脉冲信号CK0_d-CK15_d的情形为例做说明，然而，本实施例的除频电路并不局限于此。在其它例子中，除频电路1′亦可使用输入时钟脉冲信号CK0′-CK15′中的奇数序输入时钟脉冲信号取样产生对应的输出时钟脉冲信号，惟相对于图8中对应的输出时钟脉冲信号CK0_d-CK15_d，根据输入时钟脉冲信号CK0′-CK15′中的奇数序输入时钟脉冲信号取样产生的输出时钟脉冲信号还延迟相位差π/16。
在图7的例子中是利用触发器14_1′来根据输入时钟脉冲信号CK14′对输出时钟脉冲信号CK0_d进行取样。参考图8可知，在这个情形下，触发器14_1′的输入信号(即是输出时钟脉冲信号CK0_D′)维持为高信号电平的时间T满足：
T=TP1′×716]]> 这样一来，可避免触发器14_1′的操作因其的输入信号的电平维持时间过短导致触发器14_1′的取样结果发生错误的问题。
根据相同的设计理念，我们利用触发器14_2′-14_7′来分别根据时钟脉冲信号CK12′-CK2′来对输出时钟脉冲信号CK7_D′、CK14_D′、CK5_D′、CK12_D′、CK3_D′及CK10_D进行取样，并利用触发器14_8′-14_15′来分别根据时钟脉冲信号CK0′-CK2′来对输出时钟脉冲信号CK5_1′、CK8_D′、CK15_D′、CK6_D′、CK13_D′、CK4_D′、CK11_D′及CK2_D′进行取样，以避免触发器14_2′-14_15′因其的输入信号的电平维持时间过短导致触发器14_2′-14_15′的取样结果发生错误的问题。
在其它例子中，只要各触发器12a′、14_1′-14_15′的输入信号的电平保持时间满足各触发器12a′、14_1′-14_15′的设置时间(Setup Time)，我们亦可调整触发器12a1′、14_1′-14_15′间的耦接关系，而并不局限于如图7所示的耦接关系。
本实施例的除频电路通过多级触发器的串联来控制各级触发器的输入信号的电平，以避免除频产生的除频时钟脉冲信号的相位发生错误。如此，相较于传统除频电路，本发明相关的除频电路可避免除频产生的除频时钟脉冲信号具有错误相位及可产生相位准确的除频时钟脉冲信号的优点。
综上所述，虽然本发明已以较佳实施例揭露如上，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种等同的改变或替换。因此，本发明的保护范围当视后附的本申请权利要求范围所界定的为准。