内连线结构及其制造方法 【技术领域】
本发明是有关于一种集成电路的结构及其制造方法，且特别是有关于一种内连线的结构及其制造方法。
背景技术
随着半导体制造技术的持续进步，元件线宽得以持续缩小。而线宽的缩小则有助于高速、多功能、高元件集成度、低功率消耗及低成本的极大规模集成电路芯片得以大量生产制造。
由于半导体元件的微型化及集成度的增加，使得有限的芯片表面无法容纳日益增加的内连线(interconnection)。为了解决此项问题，多重金属内连线结构便被提出，而成为集成电路制造技术不得不采用的方式。一般集成电路所使用的多重金属内连线结构由金属导线与介层窗或接触窗构成。内连线结构配置在多层介电层之中，由形成在介层窗开口或接触窗开口中的钨插塞连接各层平面的金属导线或半导体元件。
以一个介层窗钨插塞为例，图1A至图1B为绘示传统的一种金属内连线结构的剖面图。参照图1A，基底100上已形成有金属导线120以及覆盖金属导线120的介电层140。之后，通过图案化方法在介电层140中形成开口，并在开口内形成钨插塞150。接着，于介电层140上沉积阻障材料层与金属材料层，并于金属材料层上形成图案化光阻层170。以图案化光阻层170为掩膜，蚀刻金属材料层与阻障材料层，以形成金属导线160与阻挡层162。
之后，请参照图1B，以氧等离子灰化(ashing)移除图案化光阻层170。一般而言，在进行蚀刻制程之后，会进行清洗制程，以去除表面残留的微粒或杂质，避免对后续制程造成不良影响。但是，若微影制程发生错误对准(mis-alignment)或其它原因，导致图案并未对准钨插塞150的上方时(如图1A所示)，就会在后续清洗制程中发生钨腐蚀的问题。详言之，由于金属导线160与阻挡层162无法将钨插塞150完全覆盖，被裸露出来的钨插塞150会与用于清洗制程的溶剂发生反应，导致钨插塞150流失而形成孔洞158，如图1B所示。由于遭到腐蚀的钨插塞150与上下层金属导线120、160的接触面积减小，使得回路的阻值增加，会造成电路元件功能异常。甚者，整个钨插塞150都被淘空而形成断路，导致电路元件失效。
除了微影制程发生错误对准时会引起钨插塞腐蚀，当元件的线宽缩小时，导线层有时并不会完全对准其下方的钨插塞，以求缩小设计面积，此时钨插塞腐蚀将无可避免，而解决上述问题的必要性也就大大提升。
【发明内容】
本发明提供一种内连线的制造方法，可以避免导体层被腐蚀。
本发明另提供一种内连线结构，能有效保护位于阻挡层下方的插塞。
本发明提出一种内连线的制造方法。先提供基底，再于基底上形成具有开口的第一介电层。接着，于开口中形成导体层，并使导体层的顶面高度低于第一介电层的顶面高度。之后，于第一介电层及导体层上形成第一阻挡层，再于第一阻挡层上形成金属层。接着，图案化金属层与第一阻挡层。
在本发明一实施例中，上述于开口中形成导体层的方法包括先于第一介电层上形成填满开口的导体材料层，接着移除开口以外的导体材料层，之后再移除开口中部分的导体材料层。
在本发明一实施例中，上述移除导体材料层的方法包括化学机械研磨。
在本发明一实施例中，上述形成第一阻挡层的方法包括沉积-蚀刻-沉积法。
在本发明一实施例中，上述的基底上已形成有金属导线或半导体元件。
在本发明另一实施例中，上述的开口暴露出金属导线或半导体元件。
在本发明一实施例中，内连线的制造方法还包括在图案化该金属层与该第一阻挡层之后，于基底上形成第二介电层，以及于第二介电层中形成插塞。
在本发明一实施例中，内连线的制造方法还包括在形成导体层之前，于开口的表面形成第二阻挡层。
在本发明一实施例中，上述导体层的顶面与介电层的顶面高度差异范围介于20纳米至60纳米之间。
在本发明一实施例中，上述导体层的材料包括钨。
在本发明一实施例中，上述第一阻挡层的材料包括钛以及氮化钛。
本发明另提出一种内连线结构，其包括介电层、导体层、第一阻挡层以及金属层。介电层配置于基底上，且此介电层具有开口。导体层位于介电层的开口中，且导体层的顶面高度低于介电层的顶面高度。第一阻挡层配置于介电层与导体层上。而金属层配置于第一阻挡层上。
在本发明一实施例中，上述基底上配置有金属导线或半导体元件。
在本发明一实施例中，上述开口暴露出金属导线或半导体元件。
在本发明一实施例中，上述导体层的顶面与介电层的顶面高度差异范围介于20纳米至60纳米之间。
在本发明一实施例中，上述内连线结构还包括第二阻挡层，配置于介电层与导体层之间。
在本发明一实施例中，上述导体层的材料包括钨。
在本发明一实施例中，上述第一阻挡层的材料包括钛以及氮化钛。
本发明的内连线结构及其制造方法通过使第一阻挡层作为导体层上的密封结构设计，达到保护导体层的效果，因此可以避免导体层在后续制程中被腐蚀。
为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
【附图说明】
图1A至1B是传统的一种内连线结构的示意图。
图2是依照本发明一实施例的一种内连线结构地示意图。
图3是依照本发明一实施例的一种内连线的制造方法的流程示意图。
图4A至4E是依照本发明一实施例的一种内连线的制造方法的剖面示意图。
【具体实施方式】
以下实施例是以介层窗插塞为例来说明本发明的内连线结构，但并不以此为限，而本发明亦可以应用于各式内连线。图2为本发明一实施例的内连线结构的剖面示意图。如图2所示，此内连线结构包括基底200、金属导线220、介电层240、导体层250、阻挡层256、阻挡层262、金属导线260、介电层280以及导体层290。
基底200例如是半导体基底，如N型硅基底、P型硅基底、三五族半导体基底等。在一实施例中，基底200上已形成导电区(未绘示)或一般熟知的半导体元件(未绘示)。金属导线220配置在基底200上。金属导线220的材料例如是铝合金、铜合金或铝铜合金。介电层240配置在基底200上，并覆盖金属导线220。介电层240的材料例如是氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、无掺杂硅玻璃(USG)、氟掺杂硅玻璃(FSG)或介电常数低于4的低介电常数(low-k)介电材料。金属导线260配置于介电层240上。金属导线260的材料例如是铝合金、铜合金或铝铜合金。介电层280配置于介电层240上，并覆盖金属导线260。介电层280的材料例如是氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、无掺杂硅玻璃(USG)、氟掺杂硅玻璃(FSG)或介电常数低于4的低介电常数(low-k)介电材料。
而介电层240具有开口242，开口242例如是配置于金属导线220的上方。在开口242的表面配置有阻挡层256。阻挡层256的材料例如是钛以及氮化钛。导体层250位于介电层240的开口242中。此外，导体层250的顶面高度低于介电层240的顶面高度。导体层250的材料例如是钨。
阻挡层262配置在导体层250之上以及金属导线260之下。在此说明的是，由于导体层250的顶面高度低于介电层240的顶面高度，因此部分阻挡层262位于导体层250上方的介电层240中，而部分阻挡层262位于介电层240与金属导线260之间。阻挡层262在介电层240内的深度266的范围介于20纳米至60纳米之间，而在介电层240表面的厚度268的范围则介于30纳米至100纳米之间。阻挡层262的材料例如是钛以及氮化钛。在一实施例中，在介电层280中还可以设置导体层290，以作为连接金属导线260的介层窗插塞。导体层290材料例如是钨。
特别说明的是，本实施例中的导体层250为一个介层窗插塞，用以连接金属导线220与更上一层的金属导线260。导体层250与导体层250上方的部分阻挡层262例如是共同填满介电层240中的开口242。由于配置在导体层250上方的阻挡层262具有较厚的厚度，因此阻挡层262可以作为介层窗插塞的密封结构，而有效防止导体层250在清洗制程中腐蚀流失。
在另一实施例中，介电层240的开口242也可以是配置于半导体元件的上方(未绘示于图中)。也就是说，形成在开口242中的导体层250是作为接触窗插塞，而电性连接基底200表面的半导体元件与上层的金属导线260。
以上说明了本发明的内连线结构，接下来将说明此内连线结构的制造方法。图3为本发明一实施例的内连线制造方法的流程示意图。而图4A至图4E本发明一实施例的内连线制造方法的剖面示意图。
首先，参照图3步骤302以及图4A，提供基底400。基底400例如是半导体基底，如N型硅基底、P型硅基底、三五族半导体基底等。基底400上例如是已形成有导电区(未绘示)或一般熟知的半导体元件(未绘示)。在一实施例中，基底400的表面已形成有金属导线420(如图4A所示)。
之后，参照图3步骤304以及图4A，在基底400表面上形成介电层440，且介电层440覆盖金属导线420。介电层440的材料例如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、无掺杂硅玻璃(USG)、氟掺杂硅玻璃(FSG)或介电常数低于4的低介电常数(low-k)介电材料。介电层440的制作方式例如是常压化学气相沉积(atmospheric CVD)、低压化学气相沉积(lowpressure CVD)、等离子化学气相沉积(plasma-enhanced CVD，PECVD)或高密度等离子化学气相沉积法(high density plasma CVD)等。接着，以图案化方法在介电层440中形成开口452，如图4A所示。开口452则例如是暴露出金属导线420，以作为介层窗开口。
特别说明的是，在另一实施例中，介电层440中的开口452也可以是形成于半导体元件的上方而暴露出基底400上的半导体元件(未绘示于图中)，以作为接触窗开口之用。
请参照图4B，在一实施例中，可选择性地在开口452表面上形成阻挡层456，以提供一个导电性、物理附着性较为良好的接触界面，并防止后续形成的导体金属扩散进入周围的介电质或半导体。此阻挡层456的材料包括钛、钛化氮或钛钨合金，而制造方法则包括例如直流等离子溅镀(DC plasma sputtering deposition)、氮化(nitridation)以及反应性溅镀(reactive sputtering deposition)等方法。
之后，于基底400上形成一层导体材料层。导体材料层例如是覆盖介电层440并填满开口452。此导体材料层的材料例如是钨，而形成钨导体材料层的方法则例如是化学气相沉积，其中更包括交替使用不同的化学气相沉积方法，例如硅还原(silicon reduction)、氢还原(hydrogen reduction)或硅甲烷还原(silane reduction)，以得到较佳的间隙填充(gap filling)能力来确实填满开口452，避免产生孔洞(void)。刚完成的导体材料层在介电层440上的厚度范围约在300纳米至750纳米之间。
接着，移除位在介电层440表面的导体材料层，并进一步再移除一部份位在上述开口452内的导体材料层，而形成导体层450与位于导体层450上方的凹陷部454(如图4B所示)。由余留的导体材料层所形成的导体层450，其顶面高度会低于介电层440的顶面高度，即为图3中的步骤306。凹陷部454的深度466约介于20nm至60nm之间的范围内。
上述移除导体材料层的方法例如化学机械研磨(chemical mechanicalpolishing，CMP)或回蚀法(etch back)。在一实施例中，先以化学机械研磨移除上层毯状覆盖(blanket)的导体材料层，使得剩下位于开口452内的导体材料层顶面高度与介电层440顶面等高或接近等高。接着进行过度研磨(over-polish)，选择性地移除导体材料层而留下介电质，以形成凹陷部454以及导体层450。而上述另一种移除导体材料层的方法是回蚀法。回蚀法是以干蚀刻(dry etching)的方式，不使用图案化方法，而直接蚀刻移除基材表面的材料。回蚀法首先由上而下移除导体材料层以至露出介电层440表面，接着再进行过度蚀刻(over-etch)移除开口452中的部分导体材料层，以形成凹陷部454。进行过度蚀刻步骤时需控制操作条件，以选择性移除钨导体材料而尽量留下介电质。过度蚀刻步骤的操作时间或其它操作参数可以调控凹陷部454的深度466。
接着，参照图3步骤308以及图4C，在基底400上形成阻挡层462。阻挡层462例如是覆盖介电层440以及导体层450，亦即阻挡层462会填入导体层450上方的凹陷部454。阻挡层462在第一介电层440上的厚度468约介于30nm至100nm之间的范围内。阻挡层462可用以改善介电质或钨导体表面对其他材料的附着力或导电性，并防止导体金属扩散进入周围的介电质或半导体。上述阻挡层462的材料例如是钛、氮化钛或钛钨合金。而形成阻挡层462的方法则例如是物理气相沉积法或化学气相沉积法。在一实施例中，阻挡层462是由钛层与氮化钛层所组成的复合层，其制造方法是先使用直流等离子溅镀形成底部的钛层，再以氮化使钛层的表面形成氮化钛层或以反应性溅镀在钛层表面直接沉积氮化钛层而形成之。在形成阻挡层462的过程中，还可以选择性地使用沉积-蚀刻-沉积法(deposition-etchback-deposition，dep-etch-dep)来增进阻障材料的阶梯覆盖能力。也就是说，使用氩离子溅射蚀刻与阻障材料沉积交互操作的方式，以消除沉积过程中形成的悬突(overhang)，并具有较好的阶梯覆盖(step coverage)能力，而可以使阻挡层462确实填充于凹陷部454中，并维持表面平坦，而不需额外的平坦化处理。
之后，参照图3步骤310以及图4D，在阻挡层462上形成金属层(未绘示)。金属层的材料例如是铝、铜、铝铜合金或铝硅铜合金等。上述金属层的制作方法例如是化学气相沉积或物理气相沉积(physical vapor deposition，PVD)等。其中，物理气相沉积则例如是蒸镀(evaporation)或溅镀(sputtering)。
接着，参照图3步骤312以及图4D，对金属层与阻挡层462一同进行图案化，而形成金属导线460与阻挡层462a。此图案化过程例如在金属层上形成图案化光阻层470，接着以图案化光阻层470为掩膜进行蚀刻制程来移除部分金属层与阻挡层462。此外，在形成图案化光阻层470之前，可选择性地于金属层表面形成底部抗反射涂布层，以利于控制微影制程的进行。
在一实施例中，若图案化过程发生错误对准，会导致金属导线460的配置并未完全覆盖于导体层450之上，参照图4D。由于蚀刻制程可以控制蚀刻停止于介电层440表面，所以位在导体层450上的部分阻挡层462a仍得以保留，使导体层450不会被暴露出来，而达到密封(seal)导体层450的功效。
请参照图4E，在图案化制程后，移除在金属导线460上的图案化光阻层470。移除图案化光阻层470的方法例如是采用氧等离子灰化制程。接着，进行清洗制程，以去除表面残留的微粒或杂质。清洗制程所使用的溶剂可以是酸性或碱性，于此技术领域具有通常知识者可视其需求而调整。在进行清洗制程时，因为导体层450上方的阻挡层462a具有较厚的厚度，导体层450并没有被裸露出来，而且阻挡层462a的材料并不会与清洗用的溶剂发生反应，故可以避免导体层450被腐蚀的问题。
而在一实施例中，参照图4E，形成金属导线460之后，更可以在基底400上形成介电层480。接着，再以图案化方法于介电层480中形成介层窗开口(未绘示)。介层窗开口例如是暴露出金属导线460。当上述图案化的蚀刻过程中，需控制良好的蚀刻选择比而不至于破坏或蚀穿阻挡层462a裸露的部分。值得一提的是，在进行图案化的过程中，即使是发生错误对准的情况而使得介层窗开口并非完全形成在金属导线460上，由于导体层450上方形成有厚度较厚的阻挡层462a，因此介层窗开口并不会暴露出导体层450。经过去光阻处理后，再接着进行湿式清洗制程，此时所使用的清洗溶剂亦不会接触导体层450，而可以此保护导体层450免于腐蚀。之后，在介电层480的介层窗开口中形成导体层490，以作为插塞。导体层490的材料例如是钨。
此外，在上述实施例中是以形成内连线结构中的金属插塞为例来进行说明，然本发明并不限于此。本发明的结构及方法还可以应用于在开口中填入导体层、并于导体层上形成阻挡层的任何制程，熟知本领域的技术人员当可依据前述实施例而知其应用及变化，故于此不再赘述。
综上所述，本发明的内连线结构及其制造方法，通过阻挡层作为导体层上的密封结构设计，达到保护导体层的效果。此内连线结构及其制造方法可以使导体材料不会在金属蚀刻或介层蚀刻后的清洁步骤中被腐蚀，避免微电子元件性能异常或失效。
此外，本发明的内连线制造方法只需要略微调整传统制程，即可完成所设计的内连线结构，制程变更简便，而且不需导入额外的设备。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当以权利要求所界定的为准。