具有分立栅极的 FinFET 及其制造方法 【技术领域】
本发明涉及具有分立栅极的 FinFET 以及制造具有分立栅极的 FinFET 的方法。本 发明还涉及包括 FinFET 的集成电路以及制造这种集成电路的方法。背景技术
FinFET 是金属氧化物半导体场效应晶体管 (MOSFET) 型的晶体管架构， 被优选为 替代在以 MOS 技术制造的未来集成电路中的平面 MOSFET 晶体管， 如， NMOS、 PMOS、 CMOS 或 BiCMOS。
FinFET 包括栅极结构， 栅极结构环绕在垂直立于衬底表面上的鳍形沟道区的三 侧。出于本文描述的目的， 假定衬底表面是垂直定向的。与具有相对于基板表面平行定向 的沟道区的平面 MOSFET 晶体管不同， FinFET 允许甚至在非常短的栅极长度下的高级沟道 电荷控制。 尽管 FinFET 是考虑的双栅极 MOSFET 结构， 然而 FinFET 的两个栅极通常物理且电 连接。相反， US 6,611,029B1 公开了具有分立栅极的 FinFET。栅极被布置在鳍 (fin) 的相 对横向侧。顶部鳍面被介电层覆盖， 所述介电层使两个栅极彼此电绝缘。
具有分立栅极的 FinFET 也具有包括两个独立栅极的平面 MOSFET 的附加优点。栅 极可以被单独地寻址。例如， 可以通过控制施加到两个栅极之一的电压来施加沟道或栅极 偏置， 以便改变晶体管阈值电压。没有用于阈值电压调节的另一栅极用于切换晶体管以及 驱动电流通过沟道。
制造具有分立栅极的 FinFET 并不是无足重轻的。在 US 6,611,029B1 中， 工艺包 括： 在蚀刻工艺期间使用保护介电盖以在衬底的原始埋氧层上形成鳍。随后， 与鳍的纵向 端相邻形成源极和漏极区。然后， 在鳍的横向面上热生长介电层。介电层形成栅极隔离层。 随后， 在鳍上沉积栅极材料层， 然后通过光刻将所述栅极材料层图案化， 然后通过化学机械 抛光 (CMP) 处理将栅极材料平面化。执行 CMP 处理， 使得栅极材料与介电盖在垂直方向上 平齐。这使得将栅极材料分为两个分立的栅极层。在本步骤中介电盖具有栅极分离层的功 能。工艺然后继续进行至形成栅电极以及其他已知步骤。
在当前和未来 MOS 技术节点中考虑鳍的小尺寸， 该工艺不仅非常冗长， 而且对工 艺变化和未对准非常敏感。此外， 将 US 6,611,029B1 的 FinFET 工艺集成到传统 MOS 工艺 方案中是非常昂贵的。
此外， 基于从 US 6,611,029B1 己知的方法， 在单个晶片上制造具有两个分立栅极 的第一类型 FinFET 与具有单个连续栅极的第二类型 FinFET 的组合是非常高成本的。将栅 极分为两个栅极层的 CMP 处理影响整个晶片并且不允许区分第一和第二类型的 FinFET。 因 此， 需要在第一类型 FinFET 之后分开地制造第二类型 FinFET， 或者需要在第二类型 FinFET 上选择性地执行栅极层的某种修复， 这将需要特殊的处理以避免在栅极堆叠中形成大量缺 陷从而避免较差的器件性能。
此外， 上述现有技术并不处理 ( 例如对于 NMOS 和 PMOS 晶体管 ) 需要不同栅电极
材料的情况。CMP 工艺可能对于一个特别敏感， 而对于另一个不敏感。
因此， 希望提供一种具有分立栅极的备选 FinFET 结构以及制造具有分立栅极的 FinFET 的方法， 所述 FinFET 结构和方法消除或缓解了这些缺陷。 发明内容 本发明包括方法和设备方面。在下文中， 首先将描述方法方面。
根据本发明的第一方面， 一种制造具有分立栅极的 FinFET 的方法， 包括 ：
- 为衬底提供晶体管结构， 所述晶体管结构具有 ：
- 鳍形沟道区， 下文称作鳍， 立于衬底表面上 ；
- 栅极堆叠， 包括在彼此相反的横向鳍面上以及在顶部鳍面上的连续第一栅极隔 离层以及在栅极隔离层上的连续第一栅极层， 第一栅极层延续到第一接触部分中， 所述第 一接触部分在鳍的第一横向侧在衬底上远离鳍横向延伸 ； 以及
- 覆盖层， 覆盖栅极堆叠 ；
- 制造延伸通过覆盖层到达第一栅极层的接触部分的第一接触开口 ；
- 相对于至少覆盖层和衬底， 通过第一接触开口选择性地去除在接触部分中以及 至少在鳍的相邻横向面上的的第一栅极层， 在到达相反横向鳍面的开始位置之前停止去 除， 从而形成具有端壁的第一通道， 所述端壁是由第一栅极层的其余部分的端面形成的 ；
- 在通道壁上形成第二栅极隔离层， 从而还在第一通道的端壁上形成栅极分离层 并覆盖第一栅极层的其余部分的端面 ； 以及
- 通过利用导电材料填充第一通道的其余容积来制造第一栅极。
本发明的第一方面的方法基于在方法的开始为基本 FinFET 结构提供单个连续栅 极层。基本 FinFET 结构具有鳍形沟道区 ( 本文称作鳍 )、 在鳍三侧的连续栅极堆叠以及顶 部的覆盖层。
制造具有分立栅极的 FinFET 的工艺从该基本结构开始， 包括接触开口的制造， 在 本发明方法中， 接触开口有利地用作在鳍的一个横向侧的连续第一栅极层的进入开口。然 后通过经由该进入开口以受控方式去除第一栅极层的部分来形成通道。 该去除步骤限定了 在后续步骤中制造的栅极分离层的位置。 即， 重新填充沟道以引入栅极分离层来开始， 所述 栅极分离层同时形成第二栅极隔离层。因此， 第一栅极层在所去除的部分中是牺牲层。在 其他实施例中也可以是完全牺牲层， 以下将进一步描述。
本发明的方法提供了一种非常适于现有工艺技术的工艺模块。可以在完成基本 FinFET 结构之后在开始后端处理之前插入该模块。
本发明的方法还具有的优点是对于工艺变化和未对准足够不敏感。 这关于接触开 口相对于鳍的横向定位以及关于去除步骤中第一栅极层的其余部分的端面的定位精度， 表 现出足够的容限。因此， 本发明第一方面的方法提供了一种制造具有分立栅极的 FinFET 的 非常简单的技术。
在下文中， 将描述本发明第一方面的方法的实施例。可以组合这些实施例的附加 特征以形成其他实施例， 除非这些实施例被描述为构成对彼此的备选方案。
出于说明的目的， 在本申请中术语栅电极和栅极具有相同含义， 都表示包括栅极 层和接触层的组合结构。在备选实施例中， 栅极层和接触层由不同或相同材料制成。术语
栅极堆叠用于栅电极与栅极隔离层的组合。
在本申请中， 关于术语 “横向” 的使用， 两个彼此相反的横向鳍面具有表面矢量， 每 个表面矢量指向与从源极指向漏极的方向垂直的两个相反方向中相应的一个方向。 横向方 向是与上述表面矢量之一平行的方向。鳍的横向侧是指 ： 空间上实质沿着在鳍面的表面矢 量的方向从相应鳍面延伸的区域。
在一个实施例中， 分立栅极接触允许通过为栅极堆叠提供修改后的第一栅极层来 实现对两个栅极层的独立寻址， 其中修改后的第一栅极层还延续到第二接触部分中， 所述 第二接触部分在鳍的第二横向侧在衬底上远离鳍横向延伸。第二横向侧与第一横向侧相 反。以示例而非限制性方式， 如从与 FinFET 沟道区中的当前方向垂直的截面图中可以看 出， 第一横向侧可以是鳍的左侧。这样， 第二横向侧是鳍的右侧。
在第二横向侧， 在本实施例中， 优选地在本发明的方法的进一步处理之后， 制造与 第一栅极层的第二接触部分的接触结构。优选地通过制造第二接触开口来制造接触结构， 所述第二接触开口延伸通过覆盖层到达第一栅极层的第二接触部分。例如， 可以在掩模各 向异性蚀刻步骤中准备第二接触开口。随后， 利用合适的导电材料 ( 例如， 钨 ) 来填充接触 开口。 在备选实施例中， 并不像刚描述的那样立即填充接触开口， 而是针对鳍的第二横 向侧以类似方式重复对鳍的第一横向侧应用本发明的工艺。因此， 方法还包括在制造第二 接触开口之后 ：
- 选择性地相对于至少覆盖层、 衬底和第二栅极隔离层通过第二接触开口去除第 二接触部分中以及至少在鳍的相邻横向面上的第一栅极层， 当到达栅极分离层时停止去 除， 从而形成具有端壁的第二通道， 所述端壁由栅极分离层的外露面形成 ；
- 至少在第二通道的侧壁沉积第三栅极隔离层 ； 以及
- 通过在第三栅极隔离层上利用导电材料填充第二通道， 来制造第二栅电极， 所述 第二栅电极通过栅极分离层与第一栅电极隔离。
通过这种可选的并且不是实现本发明所必需的附加工艺， 如果还在由先前制造的 栅极分离层形成的第二通道的端壁上沉积第三栅极隔离层， 则与通过仅在鳍的仅一个横向 侧上执行工艺来执行栅极分离的工艺相比， 最终 FinFET 中第一栅极层与第二栅极层之间 的栅极分离层的延伸长度可以近似加倍。
稍后将通过描述本发明的设备方面来阐述具有两个分立栅电极的 FinFET 结构的 优点。
在替换了鳍的两个横向侧的第一栅极层的实施例中， 如果在相同晶片上不需要具 有连续栅极的 FinFET， 则可以在不考虑所沉积的材料的期望电导率的情况下对第一栅极层 的材料进行选择。因为在本实施例中第一栅极层是完全牺牲层。有利的是选择第一栅极层 的材料以便使在通道形成期间的工艺更容易。
不管是在鳍的仅一侧还是在鳍的两侧执行第一栅极层的去除和通道的形成， 都存 在对导电栅极层材料的广泛选择， 包括 ： 多晶硅、 包含例如多晶 Si 和多晶 SiGe 的多层结构、 诸如钨之类的金属、 硅化金属层。在这方面， 还具有以下优点 ： 由于初始 ( 替代 ) 栅极由常 规材料 ( 如， 多晶硅 ) 制成， 其图案化和蚀刻是公知的， 因此可以形成非常窄的栅极。设计 对由非一般材料制成的栅极进行图案化的蚀刻过程困难、 耗时或甚至是不可能的。 此外， 根
据本发明， 刚好在后端处理之前制造可能使用非一般材料的最终栅极， 这使得更容易关于 例如污染问题将非一般栅极材料引入制造中。
关于第一到第三栅极隔离层， 可以使用多种已知材料， 如二氧化硅、 氮氧化硅、 高K 电介质 ( 如， HfO2 或 ZrO2) 和这些材料的组合以及上述材料的层压结构或其他组合。
注意， 对鳍的任一横向侧或两个横向侧的第一栅极层的替换允许针对两个分立栅 极使用不同的栅极堆叠材料和 / 或层厚度。本发明方法的技术简单性具体显然是显然的， 在于本发明方法不需要专用的工艺步骤开发来提供不同的栅电极材料和厚度。 在一个实施 例中， 将具有分立栅极的 FinFET 制造为在分立栅极中具有非对称性能参数。例如， 左侧栅 极堆叠可以被形成为用于低功率切换， 而右侧栅极堆叠被选择为用于高性能应用。高性能 是指高驱动电流或是指低输入电容 (RF 应用 ) 或高栅极电压。
优选地， 还相对于第一栅极隔离层选择性地执行第一栅极层的去除。该过程允许 接下来独立地去除第一栅极隔离层。可以在精确控制下执行这一操作， 从而提高工艺的精 度。典型地， 通过选择性蚀刻步骤来执行去除。然而， 在材料和去除剂的合适组合可用时， 还可以在单个工艺步骤中将第一栅极隔离层的去除与第一栅极层的去除相结合。
根据本发明的方法提供了特别有利的模块化工艺结构， 如以下更详细描述的， 所 述模块化工艺结构允许在一个芯片上将 FinFET 与连续栅极和分立栅极相组合。在这样的 实施例中， 所提供的 FinFET 仅需要使其连续栅极堆叠与通道形成分开以及与栅极分离层 的沉积分开。 因此， 利用一种制造集成电路的方法来形成本发明的第二方法方面， 所述集成电 路包括具有分立栅极的第一类型 FinFET 以及具有单个连续栅极的第二类型 FinFET。本发 明的这方面方法包括 ： 仅针对衬底上的用于制造第一类型的 FinFET 的晶体管结构选择性 地执行本发明第一方面的方法 ； 以及使第二类型 FinFET 免于经历根据本发明第一方面的 方法的工艺。本发明第二方法方面的方法通过允许将具有分立栅极的 FinFET 与具有连续 栅极的 FinFET 集成在单个晶片上， 来提高集成电路设计的自由度。这帮助根据集成电路的 特定应用的需要来最优化集成电路。
在一个实施例中， 第二方面的方法包括 ： 在提供预处理的衬底的步骤之后， 保护用 于制造第二类型的 FinFET 的晶体管结构， 以便使这些晶体管结构不受方法的工艺流程的 影响， 所述方法的工艺流程是整个工艺流程， 或者是最晚以选择性去除第一接触开口来开 始并且最早以完成第二栅极隔离层的沉积来结束的工艺流程。优选地， 通过合适地掩蔽覆 盖层中包含第二类型 FinFET 的区域来实现保护。
根据本发明的第三方面， 提供了具有分立栅极的 FinFET。FinFET 包括 ： 鳍形沟道 区， 下文称作鳍， 被布置在源极区与漏极区之间 ； 彼此隔离的第一栅电极和第二栅电极， 每 个栅电极面对两个彼此相反的横向鳍面中相应的一个横向鳍面 ； 以及在第一栅电极与第二 栅电极之间的介电栅极分离层， 所述介电栅极分离层被配置为在 FinFET 的操作中防止电 流在第一栅电极与第二栅电极之间流动。 栅极分离层具有从第一栅极层指向第二栅极层的 方向上的延伸长度， 所述延伸长度小于鳍在鳍的相反横向面之间的横向延伸长度。
本发明的第三方面的 FinFET 的结构一方面反映而另一方面使能根据本发明第一 方面的方法的工艺。 该结构允许使用以下制造技术 ： 通过沉积上述第二栅极隔离层， 仅在制 造基本 FinFET 结构之后， 与第二 ( 替代 ) 栅极隔离层一起形成栅极分离层。因此该结构允
许实现本发明第一和第二方面方法及其实施例的优点。
本发明第三方面的 FinFET 可以有利地用在需要 ( 动态 ) 阈值电压调节或控制的 任何 IC 应用中。FinFET 具体适于未来的超低功率 IC。
在下文中， 将描述本发明第三方面的 FinFET 的实施例。可以将实施例的附加特征 彼此组合以形成其他实施例。
在一个实施例中， 第一栅电极与第二栅电极之间的栅极分离层的延伸长度等于第 一横向鳍面与相邻栅电极之间的栅极隔离层的厚度。该实施例具体适于低功率应用。由于 栅极分离层的厚度等于栅极隔离层的厚度， 可以施加在两个栅电极之间的电压差被限制为 可以施加到与栅极隔离层相关联的栅电极的最大允许栅极电压。然而， 这并不限制 FinFET 的可应用性， 因为这表示实际操作 FinFET 的最有用方式。
在备选实施例中可以在第一栅极层和第二栅极层之间施加更高的电压， 其中在鳍 的两个横向侧都应用本发明第一方面的工艺。在本实施例中， 两个栅电极之间的栅极分离 层的延伸长度等于栅极隔离层的厚度之和， 栅极隔离层被布置在横向鳍面与对应栅电极之 间。
如果希望栅极之间非对称并且栅极隔离层具有不同厚度， 则这种情况尤为有用。 还可以通过选择栅极堆叠的材料来实现非对称性。 一个实施例的第一栅电极和第 二栅电极包括相应的第一栅极堆叠和第二栅极堆叠， 每个栅极堆叠具有相应的栅极隔离层 和相应的栅极层。在本实施例中， 第一和第二栅极堆叠的相应的栅极隔离层和栅极层由不 同材料制成。
在 IC 应用中， FinFET 的实施例包括实质上平坦的覆盖层， 所述覆盖层形成掩埋鳍 的前金属介电层。在这样的实施例中， 与栅极分离层材料相同的介电层可以被布置在第一 栅极层与覆盖层之间或布置在第一栅极层和第二栅极层与覆盖层之间。 该实施例反映了本 发明的工艺， 其中介电层沉积在通道壁上。
构成本发明第四方面的另一设备是包括根据本发明第三方面的 FinFET 的集成电 路。
本发明第四方面的集成电路的优选实施例具有本发明第三方面的 FinFET 作为第 一 FinFET 类型， 还包括在相同衬底上的第二 FinFET 类型的 FinFET， 所述第二 FinFET 类型 的 FinFET 具有沿着横向鳍面和顶部鳍面延伸而不受栅极分离层干扰的连续栅极层。
还在从属权利要求中限定了本发明的实施例。
附图说明 参考下文描述的实施例， 本发明的这些和其他方面将变得显而易见并且得以阐 明。在以下附图中 ：
图 1 和 2 是根据现有技术的具有单个连续栅极的 FinFET 的截面图和顶视图 ；
图 3 和 4 是根据现有技术的具有两个分立栅极的 FinFET 的截面图和顶视图 ；
图 5 至 10 是根据本发明的 FinFET 的第一实施例在其不同制造阶段的截面图 ；
图 11 是根据本发明的 FinFET 的备选实施例的截面图 ；
图 12 是具有两种不同类型 FinFET 的晶片的示意性截面图 ；
图 13 至 20 示出了在一个具体工艺阶段 FinFET 的第一示例的截面图， 以说明本发
明的工艺对于未对准和工艺窗内工艺条件的变化的鲁棒性 ；
图 21 和 22 示出了 FinFET 的另一备选实施例在其一个具体制造阶段的截面图， 以 说明对于未对准和工艺窗内工艺条件的变化的鲁棒性。 具体实施方式
图 1 和 2 示出了根据现有技术的具有连续栅极堆叠的 FinFET 的截面图和顶视图。 图 1 的截面图是沿着图 2 的虚线 I-I 截取的。
现有技术的 FinFET 结构 100 基于衬底， 典型地基于绝缘体上硅结构 (SOI) 晶片。 FinFET 结构建立于原始掩埋绝缘层 102 上， 所述原始掩埋绝缘层 102 一般由二氧化硅制成。 在所有图中所示的工艺阶段， 已去除了表面硅层。鳍形沟道区 104(FinFET 100 的鳍 ) 立于 埋氧层 102 的表面上。包括连续的第一栅极隔离层 108 和连续的第一栅极层 110 在内的栅 极堆叠 106 被布置在鳍上。第一栅极隔离层 108 在彼此相反的横向鳍面 112 和 114 上以及 在顶部鳍面 116 上延伸。第一栅极层 110 覆盖第一栅极隔离层， 并且横向延续到鳍 104 左 侧的接触部分 110.1 中。接触部分 110.1 在埋氧层 102 上远离鳍在鳍的左横向侧延伸。从 图 2 的顶视图中可以看出， 接触部分是近似正方形的， 以提供足够大的接触面积。
图 2 的顶视图还表明 FinFET 100 具有布置在源极和漏极 118 和 120 之间的鳍 104。 在 FinFET 100 的操作中， 如本领域技术人员根据其电气工程经验而公知的， 在源极和漏极 118 和 120 之间给定的电压下通过沟道区的电流由经由栅极层 110 施加的栅极电压来控制。
图 3 和 4 示出了具有两个分立栅极的备选现有技术 FinFET 结构的截面图和顶视 图。图 3 的截面图是沿着图 4 的虚线 III-III 截取的。
与图 1 和 2 的 FinFET 100 不同， 图 3 和图 4 的 FinFET 200 具有两个分立栅极 210.1 和 210.2， 两个分立栅极 210.1 和 210.2 分别延续到在鳍 204 的两个横向侧的第一和 第二接触部分 210.3 和 210.4 中。栅极隔离层 208 在鳍的顶面 216 处将两个栅极层 210.1 和 210.2 分开。因此， 栅极隔离层 208 的顶部部分同时形成栅极分离层。栅极层 210.1 和 210.2 之间的栅极分离层的延伸长度等于鳍 204 在其相对横向鳍面之间的延伸长度。图 4 的顶视图非常清楚地示出了在鳍的横向延伸长度上被栅极隔离层分开的左侧和右侧接触 部分 210.3 和 210.4 以及栅极层 210.1 和 210.2。
参考从 US 6,611,029B1 已知的类似结构， 在本申请的介绍部分中已经描述了 FinFET 结构 200 的缺点。
图 5 至 10 示出了根据本发明实施例的 FinFET 300 的实施例在其不同制造阶段的 截面图。根据本发明方法实施例的工艺从与图 1 的现有 FinFET 100 相对应的基本 FinFET 结构开始。 在所示的工艺阶段， 图 5 的 FinFET 300 在与图 1 的 FinFET 相对应的基本 FinFET 结构的顶部上具有覆盖层 330。
在本实施例中， 第一栅极层 310 由多晶硅制成， 而第一栅极隔离层由二氧化硅制 成。可以分别使用已知为合适栅极层材料或栅极隔离材料的其他材料。覆盖层典型地是在 集成电路的标准工艺中使用的前金属 (pre-metal) 介电层。例如， 覆盖层 330 可以由氧化 硅制成。
从具有连续栅极堆叠 306 的该基本 FinFET 结构开始， 该连续栅极堆叠 306 包括连 续的第一栅极隔离层 308 和连续的第一栅极层 310， 执行形成接触开口 332 的步骤。 可以通过标准制造步骤来制造接触开口， 例如， 通过使用掩模各向异性蚀刻步骤来制造接触开口。 完成的接触开口通过覆盖层 330 向下延伸到左侧接触区 310.2 中的第一栅极层 310 的表面 310.1。
在图 6 和 7 所示的后续工艺步骤中， 使用接触开口 332 作为蚀刻剂的进入孔来执 行对第一栅极层 310 的各向同性刻蚀。相对于周围的层选择性地执行蚀刻步骤。针对该工 艺的合适湿蚀刻剂是现有技术公知的。 一种合适的蚀刻剂是氢氟酸 (HF)。 备选的合适蚀刻 工艺是例如基于 SF6 的干活性离子蚀刻。
以受控的方式继续进行第一栅极层的去除， 直到去除整个接触部分 310.2 和覆盖 鳍的左侧横向侧 312 的整个栅极层部分。还继续进行去除， 以穿过鳍 304 顶面 316 的一半。 第一栅极层 310 的其余部分 310.3 覆盖鳍 304 的右半部 ( 鳍的右侧横向侧 314)， 并远离鳍 向右侧延伸。第一栅极隔离层 308、 覆盖层 330 以及埋氧层 302 仍不受该蚀刻步骤的影响。
这样， 形成了通道 334， 通道 334 具有由覆盖层 330、 埋氧层 302 和第一栅极隔离层 308 形成的侧壁。通道的端面 336 由第一栅极层 310 的其余部分 310.3 的端面形成。
在后续的工艺步骤中 ( 图 8 示出了所述后续工艺步骤的结果 )， 相对于埋氧层、 覆 盖层和鳍的材料 ( 典型地， 是单晶硅 Si 或硅锗 SiGe) 选择性地去除第一栅极隔离层。 随后， 如图 9 所示， 在通道壁上以及在通道 334 的端面 336 上沉积第二栅极隔离 层。第二栅极隔离层不仅被沉积在鳍 304 的左面 312 和鳍 304 的顶面 316 的外露部分上。 第二栅极隔离层还覆盖通道的侧壁， 为了图示简单而未在图 9 中示出。
具体地， 所沉积的第二栅极隔离层的端部分形成了在第一栅极层 310 的端面 336 上的栅极分离层 340。栅极分离层 340 的厚度与覆盖鳍 304 顶面和左面 316 和 312 的第二 隔离层 338 的厚度相对应。
许多材料适于沉积为第二栅极隔离层 338 和栅极分离层 340。 同样， 例如可以使用 二氧化硅、 氧氮化硅或已知的高 K 材料 ( 如， HfO2 或 ZrO2) 或这些材料的合成物。
用于第二栅极隔离层和栅极分离层的合适沉积技术具体是原子层化学汽相沉积 (ALCVD) 技术， 因为 ALCVD 技术具有非常好的阶梯覆盖。因此， 在结构复杂的通道结构 334 中对第二栅极隔离层和栅极分离层的沉积是良好可控的。 因此在通道中随后沉积第二栅极 层 342。第二栅极层 342 的合适材料是多晶硅。在通道 334 中沉积多晶硅的合适技术是在 第二栅极绝缘层 338 上以及在栅极分离层 340 上的化学汽相沉积。
在一些实施例中， 不将栅极层沉积为完全填充通道 334， 而是仅作为覆盖第二栅极 隔离层 338 和栅极分离层 334 的或多或少的薄层。然后为通道 334 的其余开放容积填充金 属， 如， 钨 W。这样， 除了后续平面化处理以外， 完成了本发明实施例的晶体管结构。平面化 处理可以是 CMP 处理， 但是备选地也可以是简单的干活性离子蚀刻工艺， 以从顶部表面去 除金属。图中未示出平面化处理。
图 10 的 FinFET 结构 300 形成了具有分立栅极层的 FinFET。到该阶段， 在工艺中 仅接触一个栅极层。在后续工艺中， 可以制造通过覆盖层 330 到右侧栅极层 310 的接触， 然 后执行制造接触的标准过程 ( 优选地， 同时制造例如到达源极 / 漏极或其他结构的所有其 他接触 )。尽管这对于许多用途来说是有利的， 然而根据本发明， 两个分立的栅电极并不是 强制性的特征。FinFET 也可以是以仅一个栅极来制造和 / 或工作的。
图 11 示出了根据备选实施例的 FinFET 350 的示意性截面图， FinFET 350 是
FinFET 300 的变体。因此， 与图 5 至 10 的实施例相比， 相同的参考数字用于相同的结构单 元。FinFET 350 具有两个分立栅极， 左侧栅极 343 和右侧栅极 344。首先按照 FinFET 300 的制造方法 ( 即， 关于图 5 至 10 描述的工艺 ) 来制造左侧栅极 343。随后， 应用类似的工艺 来制造右侧栅极 344。需要一个接一个地制造栅电极 343 和 344， 以便允许制造栅极分离层 340。
更具体地， 按照上述工艺步骤来形成右侧栅极 344 ： 如以上关于左侧栅极 343 而描 述的， 形成接触开口， 选择性地去除鳍右侧的第一栅极层 310 的其余部分， 在与栅极分离层 340 的界面处停止去除， 随后选择性地去除右侧栅极侧的第一栅极隔离层 308 的其余部分， 然后沉积第三栅极隔离层 346， 以及最终用栅电极材料来填充通道。 在一个工艺实施例中仅 对两个栅极执行一次平面化处理， 即， 在刚刚描述的制造右侧栅极 344 之后。
本实施例的 FinFET 的栅极分离层 340 的厚度增大。 栅极分离层 340 的厚度与第二 和第三栅极隔离层 338 和 346 的厚度之和相对应。如果第二和第三栅极隔离层 338 和 346 的厚度被选择为相等， 则栅极分离层 340 的厚度与完成的 FinFET 350 中栅极介电层的厚度 的近似两倍相对应。
提供两个分立栅极 343 和 344 使得可以动态调节 FinFET 的阈值电压。 可以容易地制造本发明的 FinFET， 其中栅电极 343 和 344 的栅极堆叠具有期望的 不对称性。在一个变体中， 在鳍的左侧和右侧提供不同的栅极堆叠材料。
注意， 还可以制造具有不同厚度的栅极隔离层 338 和 340。图 12 的实施例中示出 了这种情况， 以下将详细描述这种情况。
作为将来的备选方案， 图 12 示出了具有两种类型 FinFET 的集成电路 400 的截面 图， 这两种类型的 FinFET 是具有分立栅极 543 和 544 的第一 FinFET 类型的 FinFET 500 以 及具有单个连续栅极 643 的第二 FinFET 类型的 FinFET 600。
具有分立栅极 543 和 544 的 FinFET 500 具有非对称结构。在鳍 504 的左侧， 第二 栅极隔离层 538 的厚度大于鳍 504 左侧的第三栅极隔离层 546 的厚度。
例如， 右侧栅极 544 可以用于低功率切换， 而左侧栅极 543 可以是针对高性能应用 而制造的。
当然， 还可以通过左侧和右侧不同材料和不同厚度的组合来提供非对称性。
为了制造图 12 的集成电路 400， 将第一和第二类型的 FinFET 500 和 600 分别都制 造为达到覆盖层 430 的沉积。然后， 工艺以制造第一类型的 FinFET 500 的模块或以制造第 二类型的 FinFET 600 的模块来继续进行。此后， 制造相应的另一类型的 FinFET， 然后执行 诸如 CMP 之类的平面化处理。在每个 FinFET 模块中， 通过合适的措施 ( 例如， 掩模 ) 来保 护相应的另一 FinFET 结构。
当然， 第一类型的 FinFET 500 的详细结构可以备选地与具有分立栅极的前述其 他 FinFET 实施例的结构相对应。如果需要的话， 还可以在分立的第三、 第四等 FinFET 模块 中制造根据其他实施例的具有分立栅极的 FinFET 的不同结构。
根据本发明的 FinFET 结构以及制造具有分立栅极的 FinFET 的方法的优点之一是 制造工艺的鲁棒性。这使得可以达到高的生产率。
为了说明工艺对于未对准以及给定工艺窗内工艺条件的变化， 图 13 至 20 示出了 在一个具体工艺阶段 FinFET 300( 图 5 至 10) 的第一实施例的变化的不同截面图。在这些
图中使用的附图标记与图 5 至 10 的实施例的附图标记相同。
图 13 和 14 示出了在图 7 的工艺阶段中 FinFET 300 的第一可允许全功能变体。 在 该变体中， 接触开口 332 未对准。鳍 304 与接触开口之间的横向距离 d 大于接触开口 332 的额定距离值， 在图 5 的 FinFET 结构 300 中正确地提供了该额定距离值。因此， 如图 14 所 示， 随后对鳍 304 左侧的第一栅极层 310 的去除将在到达鳍顶面 316 的中心之前停止。
相反， 图 15 和 16 示出了第二可允许变体， 其中， 接触开口 332 也未对准， 但是鳍 304 与接触开口 332 之间的横向距离 d 小于图 7 的接触开口 332 的额定距离值。因此， 如图 16 所示， 随后对于鳍 304 左侧的第一栅极层 310 的去除将在经过鳍顶面 316 的中心之后停 止。
这两种情况都会导致将栅极分离层 340( 这些图中均未示出 ) 远离鳍 304 的顶面 316 的中心而放在第一栅极层 310 的其余部分的相应端面 336 处。 然而， 这并不影响 FinFET 300 的功能。
图 17 和 18 的变体表示可允许工艺窗的限制。在图 17 中， 图 14 的变体到达了以 下极端 ： 对第一栅极层的去除已经在鳍 304 的顶面 316 的水平面处停止， 仍然在鳍的左侧。 从而第一栅极层的其余部分覆盖鳍 304 的整个顶面 316， 并且具有向下定向 ( 即， 朝向埋氧 层 302) 的端面 336。然而， 重要的是注意到第一栅极层的其余部分并没有到达左侧鳍面的 开始。利用沉积在端面 336 上的栅极分离层以及上述其他工艺， 提供了 FinFET 结构， 其中， 在操作期间， 鳍中左侧沟道区保持不受施加到右侧栅电极的控制电压的影响。 因此， 仍可以 独立地处理分立栅极。 图 18 表示另一极端， 其中， 对第一栅极层的去除超过了鳍顶面 316 的横向延伸长 度， 使得第一栅极层的其余部分的端面 336 是向上定向的， 即， 远离氧化层 302 而定向的。 然 而， 第一栅极层的端面 336 并没有到达右侧鳍面的开始。利用沉积在端面 336 上的栅极分 离层以及上述其他工艺， 提供了 FinFET 结构， 其中， 在操作期间， 鳍 304 中的右侧沟道区保 持不受施加到左侧栅电极的控制电压的影响。因此， 在本变体中仍然可以独立地寻址分立 栅极。
图 19 和 20 的 FinFET 结构表示去除第一栅极层的不可允许变体。在这些结构中， 在完成 FinFET 之后， 不能独立地控制鳍的左侧和右侧沟道区。
第一栅极层的去除深度的变体不仅仅可以由接触开口的未对准引起， 所述接触开 口用于蚀刻剂的进入。另一可能原因是例如蚀刻步骤的参数变化， 例如在应用蚀刻剂的持 续时间、 蚀刻剂的成分以及工艺温度方面的参数变化。
图 21 和 22 示出了在与图 7 的工艺阶段相对应的工艺阶段中 FinFET700 的备选实 施例的可允许变化。FinFET 700 与前述实施例的不同之处在于 ： 介电盖 748 形式的硬掩模 层位于鳍 704 的顶面 716 上。尽管将栅极分离层布置在顶面的中心与这里的额定工艺条件 相对应， 然而该变体提供了甚至更大的工艺窗来去除鳍 704 左侧的第一栅极层 710。
在当今应用的典型技术节点中， 前述实施例对于端面 336 的位置变化提供了大约 20nm 的可允许工艺窗。图 21 和 22 的变体的介电盖 748 可以根据盖的厚度将可允许变化提 高到大约 100nm。
尽管在附图和以上描述中详细示出和描述了本发明， 然而认为这种示出和描述是 说明性或示例性的， 而非是限制性的 ； 本发明不限于所公开的实施例。
通过阅读附图、 说明书和所附的权利要求， 本领域技术人员在实现要求保护的本 发明的过程中可以理解和实现所公开实施例的其他变体。
也可以在常规体硅衬底而非 SOI 衬底上制造根据本发明的 FinFET。
在权利要求中， 词语 “包括” 不排除其他元件和步骤。在互不相同的从属权利要求 中阐述特定措施并不表示不能有利地使用这些措施的组合。
权利要求中的任何附图标记不应构成对范围的限制。