视频信号变换装置以及视频信号变换方法.pdf

在场存储器(7)中存放IP变换以及扫描线变换所必须的场的视频数据，采用存储在场存储器中的数据，由存储器控制处理部分(2)进行垂直频率变换，由IP变换处理部分(3)进行IP变换，由扫描线变换处理部分(4)进行扫描线变换，由水平象素变换处理部分(5)进行水平象素变换，同步处理部分(6)向各部分提供规定的时钟、水平同步信号以及垂直同步信号。以一个系统进行垂直频率变换、IP变换、扫描线变换以及水平象素变换。

1.  一种视频信号变换方法，采用用于存储视频信号的存储部分将输入的视频信号变换成适合于显示装置的视频信号，其特征在于，包含
将用于将输入的视频信号写入所述存储部分的写入控制信号以及用于将存储在存储部分的视频信号读出的读出控制信号输出到所述存储部分并且在控制向所述存储部分的视频信号的输入输出的同时变换存储在所述存储部分的视频信号的垂直频率的步骤；
当在所述垂直频率变换步骤变换后的视频信号为隔行信号时从隔行信号变换成逐行信号的步骤；
变换在所述隔行/逐行变换处理步骤中变换后的视频信号的扫描线数的步骤；
变换在所述扫描线变换步骤中变换后的视频信号的水平象素的步骤；
产生所述各步骤中使用的同步控制信号的步骤，
将所述输入的视频信号暂时存储在存储部分，采用该存储部分存储的数据，进行垂直频率变换、隔行/逐行变换、扫描线数变换以及水平象素变换的处理。

2.  如权利要求1所述的视频信号变换方法，其特征在于，
所述存储器部分包含场存储器，
所述垂直频率变换步骤包含下述步骤：采用以所述同步控制信号发生步骤中产生的第1时钟为基准进行写入动作的同时，采用以从所述同步控制信号发生步骤中产生的第2时钟为基准进行读出动作的第1行存储器，并且根据从所述同步控制信号发生步骤中产生的第1系统的水平同步信号进行所述视频信号的写入以及读出的动作的步骤；采用以所述第2时钟为基准进行动作的垂直频率变换电路，，根据所述第1系统的水平同步信号以及所述同步控制信号发生步骤中产生的第1系统的垂直同步信号输出所述写入控制信号，同时根据从所述同步控制信号发生步骤中发生的第2系统的水平同步信号以及第2系统的垂直同步信号输出所述读出控制信号，将从所述第1行存储器输出的视频信号的垂直频率从所述第1系统的垂直同步信号的频率变换到所述第2系统的垂直同步信号的频率的步骤，
所述隔行/逐行变换步骤包含：采用以所述第2时钟为基准进行动作的第2行存储器并根据所述第2系统的水平同步信号进行所述垂直频率变换电路输出的视频信号的写入以及读出动作的步骤；采用以所述第2时钟为基准进行动作的隔行/逐行变换电路并根据所述第2系统的水平同步信号将从所述第2行存储器输出的视频信号从隔行信号变换成逐行信号的步骤，
所述扫描线变换步骤包含下述步骤：采用以第2时钟为基准进行动作的第3行存储器且根据所述第2系统的水平同步信号进行从所述隔行/逐行变换电路输出的视频信号的写入动作并且同时根据从所述同步控制信号发生步骤发生的第3系统的水平同步信号进行写入的视频信号的读出动作的步骤；采用以所述第2时钟为基准进行动作的扫描线变换电路并根据所述第3系统的水平同步信号以及所述第2系统的垂直同步信号变换从所述第3行存储器输出的视频信号的扫描线数的步骤，
所述水平象素变换步骤包含：采用以所述第2时钟为基准进行动作的水平压缩电路并且根据所述第3系统的水平同步信号压缩从所述扫描线变换电路输出的视频信号的水平象素数的步骤；采用以所述第2时钟为基准进行写入动作同时以在所述同步控制信号发生步骤中产生的第3时钟为基准进行读出动作的第4行存储器而根据所述第3系统的水平同步信号进行所述水平压缩电路输出的视频信号的写入以及读出动作的步骤；采用以所述第3时钟为基准的所述水平扩大电路而根据所述第3系统的水平同步信号扩大从所述第4行存储器输出的视频信号的水平象素数的步骤。

3.  如权利要求1所述的视频信号变换方法，其特征在于，
所述存储部分包含场存储器，
所述隔行/逐行变换步骤包含步骤，即采用多个行行存储器，根据比隔行/逐行变换前的水平同步信号相位延迟的延迟水平同步信号将视频信号从所述场存储器传送到所述多个行存储器的至少一个，进行所述多个行存储器间的数据的转移，同时采用所述多个行存储器的数据来合成插补行，根据所述水平同步信号从所述多个行存储器中传送了视频信号的行存储器之外的一个行存储器中读出当前行数据的步骤。

4.  如权利要求1所述的视频信号变换方法，其特征在于，
所述存储部分包含场存储器，
所述垂直频率变换步骤包含作为所述场存储器的读出开始地址，当在所述扫描线变换步骤中增加扫描线数并进行垂直方向的扩大处理时产生比所述场存储器的写入开始地址要大的读出开始地址并且同时当在所述扫描线变换步骤中减少扫描线数并进行垂直方向的缩小处理时产生负数的读出开始地址的步骤；所述地址发生步骤中发生负数读出地址时仅所述负数的值插入黑色行的数据的步骤，
所述同步控制信号发生步骤包含在进行所述垂直方向的扩大处理时降低所述场存储器的读出时的水平同步信号的频率并且当进行所述垂直方向的缩小处理时增大所述场存储器的读出时的水平同步信号的频率的步骤，
所述垂直频率变换步骤包含根据所述同步控制信号发生步骤中输出的水平同步信号控制所述场存储器的读出动作的步骤。

5.  如权利要求1所述的视频信号变换方法，其特征在于，
所述存储部分包含场存储器，
所述同步控制信号发生步骤包含判别输入所述垂直频率变换处理电路的视频信号为奇数场还是偶数场的判别步骤，
所述垂直频率变换步骤包含根据垂直频率变换前的垂直同步信号存储在所述判别步骤中判别的场信息并且根据垂直频率变换后的垂直同步信号使得与存储在所述场存储器中的视频信号连结而读出存储的场信息的步骤，
所述垂直频率变换步骤包含根据读出的场信息输出视频信号的步骤，
所述隔行/逐行变换步骤包含利用场内插补将根据所述场信息输出的视频信号从隔行信号变换成逐行信号的步骤。

6.  如权利要求1所述的视频信号变换方法，其特征在于，
所述同步控制信号发生步骤包含下述步骤：采用第1水平同步信号发生电路使得产生用于作成成为所述垂直频率变换处理电路输出侧以及所述扫描线变换处理电路输入侧的基准的水平同步信号的水平同步信号的步骤；采用所述垂直同步发生电路利用由所述第1水平同步信号发生电路产生的水平同步信号产生垂直同步信号的步骤；采用第2水平同步信号发生电路使得产生用于作成成为所述扫描线变换处理电路输出侧的基准的水平同步信号的水平同步信号的步骤；接受由输入到所述垂直频率变换处理电路的视频信号的垂直同步信号作成的垂直同步信号以及由所述垂直同步信号发生电路输出的垂直同步信号，作为用于作成成为所述垂直频率变换处理电路输出侧基准的垂直同步信号以及成为所述扫描线变换处理电路输出侧的基准的垂直同步信号的垂直同步信号，在所述垂直频率变换步骤中当进行垂直频率变换时选择并输出所述垂直同步信号发生电路的垂直同步信号，在所述垂直频率变换步骤中当没有进行垂直频率变换时选择并输出由输入所述垂直频率变换处理电路的视频信号的垂直同步信号作成的垂直同步信号的步骤；以所述选择步骤选择的垂直同步信号为基准来复位所述第1以及第2水平同步信号发生电路的步骤。

7.  如权利要求6所述的视频信号变换方法，其特征在于，
采用所述第1水平同步信号发生电路产生水平同步信号的步骤包含使用第1计数器使得产生用于作成成为所述垂直频率变换处理电路输出侧以及所述扫描线变换处理电路输入侧的基准的水平同步信号的水平同步信号的步骤，
采用所述垂直同步信号发生电路产生垂直同步信号的步骤包含采用第2计数器将由所述第1计数器产生的水平同步信号进行分频并使得产生垂直同步信号的步骤，
采用所述第2水平同步信号发生电路产生水平同步信号的步骤包含下述步骤：采用第3计数器使得产生用于作成成为所述扫描线变换处理电路输出侧基准的水平同步信号的水平同步信号，同时将所述水平同步信号作为使得产生规定时钟的PLL电路的基准脉冲而输出的步骤；采用第4计数器决定所述PLL电路的分频比将从所述PLL电路输出的时钟进行分频并且产生用于作成成为所述水平象素变换处理电路输出侧的基准的水平同步信号的水平同步信号的步骤，
复位所述第1以及第2水平同步信号发生电路的步骤包含以所述选择步骤选择的垂直同步信号为基准复位第1以及第3计数器的步骤。

8.  如权利要求7所述的视频信号变换方法，其特征在于，复位第1以及第2水平同步信号发生电路的步骤还包含以所述选择步骤选择的垂直同步信号为基准复位所述第4计数器的步骤。

视频信号变换装置以及视频信号变换方法
本申请是发明名称为“视频信号变换装置以及视频信号变换方法”、申请日为2000年11月24日、申请号为00804588.7(PCT/JP00/08323)母案的分案申请。
技术领域
本发明涉及将视频信号变换成适合于显示装置的视频信号的视频信号变换装置以及视频信号变换方法，尤其涉及将视频信号变换为适合于进行矩阵显示的显示装置的视频信号的视频信号变换装置以及视频信号变换方法。
背景技术
作为点矩阵显示的显示面板有PDP(等离子显示面板)以及液晶面板等，作为这些显示面板所必要的信号处理技术可以例举IP(interlace/progressive：隔行/逐行)变换、扫描线变换、水平象素变换以及垂直频率变换。
IP变换是将隔行信号变换成逐行信号的处理。扫描线变换是扩大以及缩小显示图像的垂直方向的处理。水平象素变换是扩大以及缩小显示图像的水平方向的处理。这些变换都是水平以及垂直方向的象素数目固定的的点矩阵型显示装置所不可缺少的技术。
又，垂直频率变换是将视频信号的垂直频率变换成适合于显示装置的垂直频率，在PDP中由于灰度表现手法的限制，另一方面，在液晶面板中由于灰度表现手法及其动作速度的限制，希望垂直频率为60Hz。因此，当视频信号的垂直频率大于60Hz时，很需要能够将该垂直频率变换成60Hz的垂直频率变换电路。
作为进行上述IP变换的以往的视频信号变换装置，例如有特开平7-123367号公报中所揭示的扫描变换电路。图35是表示以往的扫描线变换电路构造的电路图，图36表示图35所示扫描线变换电路的滤波系数。
图35所示的扫描线变换电路是从前后场的数据与当前场的数据合成当前场的插补行。首先，将供给输入端331的辉度信号提供给第1高通滤波器330。第1高通滤波器330具有1H(H为水平扫描期间)的延迟时间的纵向连接的一对延迟手段332、333，它们的输入输出级的辉度信号经过对应的系数器334、335、336由加法器337进行合成。
系数器334～336的各系数使用图36所示的系数。在图36中，其横方向对应于场，纵方向表示该场的垂直方向V。对于相同场的各行，决定如图示的滤波系数。因此，在图35所示的扫描线变换电路中，实线所对应的系数器335的系数为6/24，上下的系数器334、336都为一3/24。系数器334～336能够使用放大器，当使用了放大器时，如图所示上下的系数器334、336为反相器构造。
延迟了2H的辉度信号为了获得几乎一个场的延迟时间，而供给260H的延迟手段360，供给输入端331的辉度信号正好延迟了一个场并输出该信号。将延迟了一个场的该辉度信号供给低通滤波器340。
低通滤波器340如图36所示根据7行的数据来给予滤波特性。因此，低通滤波器340具备具有1H延迟时间的纵向连接的3个延迟手段341～343，各自的输入输出信号通过所对应的系数器344～347乘以规定的系数之后在加法器348中进行合成。使用从延迟手段341中输出的辉度信号作为当前的辉度信号L1，并且将其供给切换开关366。在低通滤波器340中，如图36所示，对于第1行与第7行，选择2/24的滤波系数，对于第3行与第5行选择10/24的滤波系数。
利用低通滤波器340再延迟了3H的辉度信号通过260H的延迟手段362供给第2高通滤波器350。通过设置延迟手段362而供给输入端331的辉度信号延迟了2个场。延迟了2个场的辉度信号由该第2高通滤波器350给予规定的高通特性，其构造与第1高通滤波器330相同。
加法器356的输出再供给加法器364而合成各滤波器的输出。如此，当后场的第4行与前场的第4行位于当前场的第3行与第5行之间时，通过加法器364将前后场的各自3行的高通滤波器的输出与当前场的4行地低通滤波器的输出相加而获得此间的插补行。
又，作为进行扫描线变换以及水平象素变换的以往的视频信号变换装置，例如有特开平10-134175号公报所揭示的图像处理装置。图37表示以往的图像处理装置的构造的框图。
剩余电路301将从规定装置供给的相位变化量Pd与寄存器302值的和的小数部分输出到寄存器302。近似电路303将相位x与寄存器302的值最接近的相位所对应的滤波系数组其对应的滤波信号Pi输出到系数存储器400。如此，对于规定象素数据的插补，选择规定数目的滤波系数组中最合适的滤波系数组。然后，根据Cubic近似法，由乘法器405～408与加法器409进行这4个滤波系数组与4个象素数据之间的相乘和相加运算，算出象素的插补值，能够任意地扩大或缩小图像的变换比率。
如上所述，在以往的装置中，虽然对于IP变换、扫描线变换、水平象素变换等的各种变换进行详细地揭示，而对于系统地组合了IP变换、扫描线变换、水平象素变换以及垂直频率变换的装置还未有揭示，不能通过一个装置进行上述各种变换并且将视频信号变换成适合于进行矩阵显示的显示装置的视频信号。
发明内容
本发明的目的在于提供采用存储在一个位置的较少数据量的视频信号并且作为一个系统能够综合地无浪费地进行垂直频率变换、IP变换、扫描线变换以及水平象素变换而将视频信号变换成适合于显示装置的视频信号的视频信号变换装置以及视频信号变换方法。
本发明的一个方面是一种视频信号变换装置，它将输入的视频信号变换成显示装置所适合的视频信号的视频信号变换装置，它具备存储视频信号的存储部分；将用于将输入的视频信号写入存储部分的写入控制信号以及用于将存储在存储部分的视频信号读出的读出控制信号输出到存储部分，并且控制向存储部分的视频信号的输入输出，同时变换存储在存储部分的视频信号的垂直频率的垂直频率变换处理电路；当从垂直频率变换处理电路输出的视频信号为隔行信号时从隔行信号变换成逐行信号的隔行/逐行变换处理电路；变换从隔行/逐行变换处理电路输出的视频信号的扫描线数的扫描线变换处理电路；变换从扫描线变换电路输出的视频信号的水平象素数的水平象素变换处理电路；将用于控制垂直频率变换处理电路、隔行/逐行变换处理电路、扫描线变换处理电路以及水平象素变换处理电路的动作的同步信号输出到垂直频率变换处理电路、隔行/逐行变换处理电路、扫描线变换处理电路以及水平象素变换处理电路的同步控制电路。
在上述视频信号变换装置中，变换存储在一个存储位置的视频信号的垂直频率，当垂直频率变换后的视频信号为隔行信号时从隔行信号变换成逐行信号，变换经过隔行/逐行变换后的视频信号的扫描线数，变换经过扫描线变换后的视频信号的水平象素数。因此，采用一个位置存储的较少数据量的视频信号并且作为一个系统能够综合地、无浪费地进行垂直频率变换、IP变换、扫描线变换以及水平象素变换，由此能够将视频信号变换成适合于显示装置的视频信号。
存储器部分包含场存储器，垂直频率变换处理电路包含第1行存储器以及垂直频率变换电路，第1行存储器以从同步控制电路输出的第1时钟为基准进行写入动作，同时以从同步控制电路输出的第2时钟为基准进行读出动作，根据从同步控制电路输出的第1系统的水平同步信号进行视频信号的写入以及读出的动作，垂直频率变换电路以第2时钟为基准进行动作，根据第1系统的水平同步信号以及同步控制电路输出的第1系统的垂直同步信号输出写入控制信号，同时根据从同步控制电路输出的第2系统的水平同步信号以及第2系统的垂直同步信号输出读出控制信号，将第1行存储器输出的视频信号的垂直频率从第1系统的垂直同步信号的频率变换到第2系统的垂直同步信号的频率，隔行/逐行变换处理电路包含第2行存储器以及隔行/逐行变换电路，第2行存储器以第2时钟为基准进行动作，根据第2系统的水平同步信号进行垂直频率变换电路输出的视频信号的写入以及读出动作，隔行/逐行变换电路以第2时钟为基准进行动作，根据第2系统的水平同步信号将从第2行存储器输出的视频信号从隔行信号变换成逐行信号，扫描线变换电路包含第3行存储器以及扫描线变换电路，第3行存储器以第2时钟为基准进行动作，根据第2系统的水平同步信号进行从隔行/逐行变换电路输出的视频信号的写入动作，同时根据从同步信号控制电路输出的第3系统的水平同步信号进行写入的视频信号的读出动作，扫描线变换电路以第2时钟为基准进行动作，根据第3系统的水平同步信号以及第2系统的垂直同步信号，变换从第3行存储器输出的视频信号的扫描线数，水平象素变换处理电路包含水平压缩电路、第4行存储器以及水平扩大电路，水平压缩电路以第2时钟为基准进行动作，根据第3系统的水平同步信号，压缩从扫描线变换电路输出的视频信号的水平象素数，第4行存储器以第2时钟为基准进行写入动作，同时以从同步控制电路输出的第3时钟为基准进行读出动作，根据第3系统的水平同步信号，进行水平压缩电路输出的视频信号的写入以及读出动作，水平扩大电路以第3时钟为基准进行动作，根据第3系统的水平同步信号，扩大从第4行存储器输出的视频信号的水平象素数。
此时，能够利用第1行存储器从作为输入侧的时钟的第1时钟变换成成为装置内部的时钟的第2时钟，同时利用第4行存储器能够从第2时钟变换成成为输出侧的时钟的第3时钟。又，利用垂直频率变换电路能够从作为输入侧的水平同步信号的第1系统的水平同步信号变换为成为装置内部的水平同步信号的第2系统的水平同步信号，同时能够从作为输入侧的垂直同步信号的第1系统的垂直同步信号变换成成为输出侧的垂直同步信号的第2系统的垂直同步信号。再者，利用第3行存储器能够从第2系统的水平同步信号变换成成为输出侧的水平同步信号的第3水平同步信号。
因此，能够以适合于隔行/逐行变换以及扫描线变换的高频率输出内部的时钟，又，场存储器的前后能够进行水平同步信号以及垂直同步信号的变换，同时能在对扫描线变换前变换水平同步信号。结果是在进行垂直频率变换、隔行/逐行变换、扫描线变换以及水平象素变换的各个时钟间能够以适当的顺序进行信号的传递，能够综合简单地实现变换为进行矩阵显示的显示装置所适合的视频信号的变换所要求的信号处理。
存储部分包含场存储器，隔行/逐行变换处理电路包含多个行存储器，根据比隔行/逐行变换前的水平同步信号相位延迟的延迟水平同步信号将视频信号从场存储器传送到多个行存储器的至少一个，进行多个行存储器间的数据的转移，同时采用多个行存储器的数据来合成插补行，根据水平同步信号从多个行存储器中传送了视频信号的行存储器之外的一个行存储器中读出当前行数据。
此时，能够使得进行隔行/逐行变换时的信号传递及其顺序变得明确，能够综合简单地实现变换成进行矩阵显示的显示装置所合适的视频信号所要求的信号处理。
存储部分包含场存储器，垂直频率变换处理电路包含地址发生电路以及黑色行插入电路，地址发生电路作为场存储器的读出开始地址，产生比由扫描线变换处理电路增加扫描线数并进行垂直方向的扩大处理时场存储器的写入开始地址要大的读出开始地址，同时产生由扫描线变换处理电路减少扫描线数并进行垂直方向的缩小处理时负数的读出开始地址，黑色行插入电路当由地址发生电路产生负数的读出开始地址时仅负数的值插入黑色行的数据，同步控制电路包含在进行垂直方向的扩大处理时降低场存储器的读出时的水平同步信号的频率并且当进行垂直方向的缩小处理时增大场存储器的读出时的水平同步信号的频率的水平同步信号发生电路，垂直频率变换处理电路根据从水平同步信号发生电路输出的水平同步信号控制场存储器的读出动作。
此时，在场存储器的前后进行水平频率的变换，由于能够抑制输出侧的水平同步信号以及时钟的频率变动，故能够使得后级电路以及显示装置能够更加稳定地进行动作，同时能够简化电路构造。
存储部分包含场存储器，同步控制电路包含判别输入垂直频率变换处理电路的视频信号为奇数场还是偶数场的判别电路，垂直频率变换处理电路包含场信息存储电路，场信息存储电路根据垂直频率变换前的垂直同步信号存储由判别电路判别的场信息并且根据垂直频率变换后的垂直同步信号使得与存储在场存储器中的视频信号连结而读出所存储的场信息，垂直频率变换处理电路根据由场信息存储电路读出的场信息将视频信号输出到隔行/逐行变换处理电路，隔行/逐行变换处理电路利用场内插补将从垂直频率变换处理电路输出的视频信号从隔行信号变换成逐行信号。
此时，通过与视频信号连动地读出场信息，能够同时进行垂直频率变换以及隔行/逐行变换，也能够对应比60Hz更高的垂直频率的隔行信号。
同步控制电路包含第1水平同步信号发生电路、垂直同步信号发生电路、第2水平同步信号发生电路、选择电路，第1水平同步信号发生电路使得产生用于作成成为垂直频率变换处理电路输出侧以及扫描线变换处理电路输入侧的基准的水平同步信号的水平同步信号，垂直同步信号发生电路采用由第1水平同步信号发生电路产生的水平同步信号产生垂直同步信号，第2水平同步信号发生电路使得产生用于作成成为扫描线变换处理电路输出侧的基准的水平同步信号的水平同步信号，选择电路接受由输入到垂直频率变换处理电路的视频信号的垂直同步信号作成的垂直同步信号以及由垂直同步信号发生电路输出的垂直同步信号，作为用于作成成为垂直频率变换处理电路输出侧基准的垂直同步信号以及成为扫描线变换处理电路输出侧的基准的垂直同步信号的垂直同步信号，垂直频率变换处理电路当进行垂直频率变换时选择并输出垂直同步信号发生电路的垂直同步信号，垂直频率变换处理电路当没有进行垂直频率变换时选择并输出由输入垂直频率变换处理电路的视频信号的垂直同步信号作成的垂直同步信号，第1以及第2水平同步信号发生电路以从选择电路输出的垂直同步信号为基准被复位。
此时，在垂直频率变换处理电路之后配置扫描线变换处理电路时，无论有无进行垂直频率变换，利用第1水平同步信号发生电路产生用于作成成为垂直频率变换处理电路输出侧以及扫描线变换处理电路输入侧的基准的水平同步信号的水平同步信号，利用不同于第1水平同步信号发生电路的第2水平同步信号发生电路产生用于作成成为扫描线变换处理电路输出侧的基准的水平同步信号的水平同步信号，以成为垂直频率变换处理电路输出侧基准的垂直同步信号以及成为扫描线变换处理电路输出侧的基准的垂直同步信号的垂直同步信号为基准来复位第1以及第2水平同步信号发生电路。因此，与通过进行扫描线变换的扩大缩小无关，能够将装置输出侧的同步信号保持几乎恒定。
第1水平同步信号发生电路包含第1计数器，第1计数器使得产生用于作成成为垂直频率变换处理电路输出侧以及扫描线变换处理电路输入侧的基准的水平同步信号的水平同步信号，垂直同步信号发生电路包含将由第1计数器产生的水平同步信号进行分频并使得产生垂直同步信号的第2计数器，第2水平同步信号发生电路包含第3计数器以及第4计数器，第3计数器使得产生用于作成成为扫描线变换处理电路输出侧基准的水平同步信号的水平同步信号，同时将水平同步信号作为使得产生规定时钟的PLL电路的基准脉冲而输出，第4计数器决定PLL电路的分频比将从PLL电路输出的时钟进行分频并且产生用于作成成为水平象素变换处理电路输出侧的基准的水平同步信号的水平同步信号，第1以及第3计数器以选择电路输出的垂直同步信号为基准而被复位。
此时，利用第1计数器重新作成用于作成成为垂直频率变换处理电路输出侧以及扫描线变换处理电路输入侧的基准的水平同步信号的水平同步信号，利用与第1计数器不同的第3计数器产生用于作成成为扫描线变换处理电路输出侧的基准的水平同步信号的水平同步信号，同时，作成PLL电路的基准脉冲，以成为垂直频率变换处理电路输出侧基准的垂直同步信号以及扫描线变换处理电路输出侧的基准的垂直同步信号的垂直同步信号为基准来复位第1以及第3计数器，因此，与扫描线变换处理电路进行的扩大以及缩小处理无关，能够使得装置输出侧的水平同步信号以及时钟保持恒定。又，垂直频率变换以后的各计数器的设定与输入的视频信号的频率以及象素无关，而通常仅由扫描线变换中的变换比来决定，故能够容易地设定计数器。
第4计数器最好以选择电路输出的垂直同步信号为基准被复位。
此时，由于能够同时复位输出PLL电路的基准脉冲以及反馈脉冲的第3以及第4计数器，能够使得该PLL电路稳定地进行振荡。
本发明的另一方面是一种视频信号变换方法，它采用用于存储视频信号的存储部分将输入的视频信号变换成适合于显示装置的视频信号，包含：将用于将输入的视频信号写入存储部分的写入控制信号以及用于将存储在存储部分的视频信号读出的读出控制信号输出到存储部分并且在控制向存储部分的视频信号的输入输出的同时变换存储在存储部分的视频信号的垂直频率的步骤；当在垂直频率变换步骤中变换后的视频信号为隔行信号时从隔行信号变换成逐行信号的步骤；变换在隔行/逐行变换处理步骤中变换后的视频信号的扫描线数的步骤；变换在扫描线变换步骤中变换后的视频信号的水平象素的步骤；产生各步骤中使用的同步控制信号的步骤。
在该视频信号变换方法中，变换存储在一个存储部分的视频信号的垂直频率，当垂直频率变换后的视频信号为隔行信号时从隔行信号变换成逐行信号，变换隔行/逐行变换后的视频信号的扫描线数，并且变换经过扫描线变换后的视频信号的水平象素数。因此，采用一个位置存储的较少数据量的水平信号且作为一个系统能够综合地、无浪费地进行垂直频率变换、IP变换、扫描线变换以及水平象素变换，由此能够将视频信号变换成适合于显示装置的视频信号。
存储器部分包含场存储器，垂直频率变换步骤包含下述步骤：采用以同步控制信号发生步骤中产生的第1时钟为基准进行写入动作的同时，采用以从同步控制信号发生步骤中产生的第2时钟为基准进行读出动作的第1行存储器，并且根据从同步控制信号发生步骤中产生的第1系统的水平同步信号进行视频信号的写入以及读出的动作的步骤；采用以第2时钟为基准进行动作的垂直频率变换电路，根据第1系统的水平同步信号以及同步控制信号发生步骤中产生的第1系统的垂直同步信号输出写入控制信号，同时根据从同步控制信号发生步骤中发生的第2系统的水平同步信号以及第2系统的垂直同步信号输出读出控制信号，将从第1行存储器输出的视频信号的垂直频率从第1系统的垂直同步信号的频率变换到第2系统的垂直同步信号的频率的步骤，隔行/逐行变换步骤包含：采用以第2时钟为基准进行动作的第2行存储器并根据第2系统的水平同步信号进行垂直频率变换电路输出的视频信号的写入以及读出动作的步骤；采用以第2时钟为基准进行动作的隔行/逐行变换电路并根据第2系统的水平同步信号将从第2行存储器输出的视频信号从隔行信号变换成逐行信号的步骤，扫描线变换步骤包含下述步骤：采用以第2时钟为基准进行动作的第3行存储器且根据第2系统的水平同步信号进行从隔行/逐行变换电路输出的视频信号的写入动作并且同时根据从同步控制信号发生步骤中发生的第3系统的水平同步信号进行写入的视频信号的读出动作的步骤；采用以第2时钟为基准进行动作的扫描线变换电路并根据第3系统的水平同步信号以及第2系统的垂直同步信号变换从第3行存储器输出的视频信号的扫描线数的步骤，水平象素变换步骤包含：采用以第2时钟为基准进行动作的水平压缩电路并且根据第3系统的水平同步信号压缩从扫描线变换电路输出的视频信号的水平象素数的步骤；采用以第2时钟为基准进行写入动作同时以在同步控制信号发生步骤中产生的第3时钟为基准进行读出动作的第4行存储器而根据第3系统的水平同步信号进行水平压缩电路输出的视频信号的写入以及读出动作的步骤；采用以第3时钟为基准的水平扩大电路而根据第3系统的水平同步信号扩大从第4行存储器输出的视频信号的水平象素数的步骤。
此时，能够利用第1行存储器从作为输入侧时钟的第1时钟交换成成为装置内部时钟的第2时钟，同时利用第4行存储器能够从第2时钟变换成成为输出侧时钟的第3时钟。又，利用垂直频率变换电路能够从作为输入侧的水平同步信号的第1系统的水平同步变换为成为装置内部的水平同步信号的第2系统的水平同步信号，同时能够从作为输入侧的垂直同步信号的第1系统的垂直同步信号变换成成为输出侧的垂直同步信号的第2系统的垂直同步信号。再者，利用第3行存储器能够从第2系统的水平同步信号变换成成为输出侧的水平同步信号的第3水平同步信号。
因此，能够以适合于隔行/逐行变换以及扫描线变换的高频率输出内部的时钟，又，场存储器的前后能够进行水平同步信号以及垂直同步信号的变换，同时能在扫描线变换前变换水平同步信号。结果是在进行垂直频率变换、隔行/逐行变换、扫描线变换以及水平象素变换的各个时钟间能够以适当的顺序进行信号的传递，能够综合简单地实现变换为进行矩阵显示的显示装置所适合的视频信号的变换所要求的信号处理。
存储部分包含场存储器，隔行/逐行变换步骤包含步骤，即采用多个行行存储器，根据比隔行/逐行变换前的水平同步信号相位延迟的延迟水平同步信号将视频信号从场存储器传送到多个行存储器的至少一个，进行多个行存储器间的数据的转移，同时采用多个行存储器的数据来合成插补行，根据水平同步信号从多个行存储器中传送了视频信号的行存储器之外的一个行存储器中读出当前行数据的步骤。
此时，能够使得进行隔行/逐行变换时的信号传递及其顺序变得明确，能够综合简单地实现变换成进行矩阵显示的显示装置所合适的视频信号所要求的信号处理。
存储部分包含场存储器，垂直频率变换步骤包含：作为场存储器的读出开始地址，当在扫描线变换步骤中增加扫描线数并进行垂直方向的扩大处理时产生比场存储器的写入开始地址要大的读出开始地址并且同时当在扫描线变换步骤中减少扫描线数并进行垂直方向的缩小处理时产生负数的读出开始地址的步骤；地址发生步骤中发生负数读出地址时仅负数的值插入黑色行的数据，同步控制信号发生步骤包含在进行垂直方向的扩大处理时降低场存储器的读出时的水平同步信号的频率并且当进行垂直方向的缩小处理时增大场存储器的读出时的水平同步信号的频率的步骤，垂直频率变换步骤包含根据同步控制信号发生步骤中输出的水平同步信号控制场存储器的读出动作的步骤。
此时，在场存储器的前后进行水平频率的变换，由于能够抑制输出侧的水平同步信号以及时钟的频率变动，故能够使得后级电路以及显示装置能够更加稳定地进行动作，同时能够简化电路构造。
存储部分包含场存储器，同步控制信号发生步骤包含判别输入垂直频率变换处理电路的视频信号为奇数场还是偶数场的判别步骤，垂直频率变换步骤包含根据垂直频率变换前的垂直同步信号存储在判别步骤中判别的场信息并且根据垂直频率变换后的垂直同步信号使得与存储在场存储器中的视频信号连结而读出存储的场信息的步骤，垂直频率变换步骤包含根据读出的场信息输出视频信号的步骤，隔行/逐行变换步骤包含利用场内插补将根据场信息输出的视频信号从隔行信号变换成逐行信号的步骤。
此时，通过与视频信号连动地读出场信息，能够同时进行垂直频率变换以及隔行/逐行变换，也能够对应比60Hz更高的频率的隔行信号。
同步控制信号发生步骤包含下述步骤：采用第1水平同步信号发生电路使得产生用于作成成为垂直频率变换处理电路输出侧以及扫描线变换处理电路输入侧的基准的水平同步信号的水平同步信号的步骤；采用垂直同步发生电路利用由第1水平同步信号发生电路产生的水平同步信号产生垂直同步信号的步骤；采用第2水平同步信号发生电路使得产生用于作成成为扫描线变换处理电路输出侧的基准的水平同步信号的水平同步信号的步骤；接受由输入到垂直频率变换处理电路的视频信号的垂直同步信号作成的垂直同步信号以及由垂直同步信号发生电路输出的垂直同步信号，作为用于作成成为垂直频率变换处理电路输出侧基准的垂直同步信号的垂直同步信号，在垂直频率变换步骤中当进行垂直频率变换时选择并输出垂直同步信号发生电路的垂直同步信号，在垂直频率变换步骤中当没有进行垂直频率变换时选择并输出由输入垂直频率变换处理电路的视频信号的垂直同步信号作成的垂直同步信号的步骤；以选择步骤选择的垂直同步信号为基准来复位第1以及第2水平同步信号发生电路的步骤。
此时，在垂直频率变换处理电路之后配置扫描线变换处理电路时，无论有无进行垂直频率变换，利用第1水平同步信号发生电路产生用于作成成为垂直频率变换处理电路输出侧以及扫描线变换处理电路输入侧的基准的水平同步信号的水平同步信号，利用不同于第1水平同步信号发生电路的第2水平同步信号发生电路产生用于作成成为扫描线变换处理电路输出侧的基准的水平同步信号的水平同步信号，以成为垂直频率变换处理电路输出侧基准的垂直同步信号以及成为扫描线变换处理电路输出侧的基准的垂直同步信号的垂直同步信号为基准来复位第1以及第2水平同步信号发生电路。因此，与通过进行扫描线变换的扩大缩小无关，能够将装置输出侧的同步信号保持为几乎恒定。
采用第1水平同步信号发生电路产生水平同步信号的步骤包含使用第1计数器使得产生用于作成成为垂直频率变换处理电路输出侧以及扫描线变换处理电路输入侧的基准的水平同步信号的水平同步信号的步骤，采用垂直同步信号发生电路产生垂直同步信号的步骤包含采用第2计数器将由第1计数器产生的水平同步信号进行分频并使得产生垂直同步信号的步骤，采用第2水平同步信号发生电路产生水平同步信号的步骤包含下述步骤：采用第3计数器使得产生用于作成成为扫描线变换处理电路输出侧基准的水平同步信号的水平同步信号，同时将水平同步信号作为使得产生规定时钟的PLL电路的基准脉冲而输出的步骤；采用第4计数器决定PLL电路的分频比将从PLL电路输出的时钟进行分频并且产生用于作成成为水平象素变换处理电路输出侧的基准的水平同步信号的水平同步信号的步骤，复位第1以及第2水平同步信号发生电路的步骤包含以选择步骤选择的垂直同步信号为基准复位第1以及第3计数器的步骤。
此时，利用第1计数器重新作成用于作成成为垂直频率变换处理电路输出侧以及扫描线变换处理电路输入侧的基准的水平同步信号的水平同步信号，利用与第1计数器不同的第3计数器产生用于作成成为扫描线变换处理电路输出侧的基准的水平同步信号的水平同步信号，同时，作成PLL电路的基准脉冲，以成为垂直频率变换处理电路输出侧基准的垂直同步信号以及扫描线变换处理电路输出侧的基准的垂直同步信号的垂直同步信号来复位第1以及第3计数器，因此，与扫描线变换处理电路进行的扩大以及缩小处理无关，能够使得装置输出侧的水平同步信号以及时钟保持恒定。又，垂直频率变换以后的各计数器的设定与输入的视频信号的频率以及象素无关，而通常仅由扫描线变换中的变换比来决定，故能够容易地设定计数器。
复位第1以及第2水平同步信号发生电路的步骤还包含以选择步骤选择的垂直同步信号为基准复位第4计数器的步骤。
此时，由于能够同时复位输出PLL电路的基准脉冲以及反馈脉冲的第3以及第4计数器，能够使得该PLL电路稳定地进行振荡。
附图说明
图1是表示本发明第1实施例的视频信号变换装置构造的框图。
图2是用于说明水平扫描期间与有效视频期间之间的关系的模式图。
图3是用于说明扫描线变换前后的水平扫描期间与视频期间之间的关系的时序图。
图4是用于说明变换时钟时扫描线变换前后的水平扫描期间与视频期间之间的关系的时序图。
图5是表示本发明第2实施例的视频信号变换装置构造的框图。
图6用于说明图5所示的视频信号变换装置的同步信号的时序。
图7是表示图5所示的视频信号变换装置的详细构造的第1框图。
图8是表示图5所示的视频信号变换装置的详细构造的第2框图。
图9是表示图5所示的视频信号变换装置的详细构造的第3框图。
图10是用于说明图7所示的存储器控制部分进行的场存储器的写入以及读出动作的时序图。
图11是用于说明行存储器的动作的时序图。
图12是用于说明最佳场插补、场间插补以及场内插补的模式图。
图13是用于说明进行IP变换时扫描线变换前后的各行的模式图。
图14用于说明奇数场时的IP变换以及扫描线变换的数据的传送时序。
图15用于说明偶数场时IP变换以及扫描线变换的数据的传送时序。
图16模式性地表示IP变换用行存储器。
图17模式性地表示扫描线变换用的行存储器。
图18用于说明没有进行IP变换而进行扫描线变换时的数据的传送时序。
图19是用于说明没有进行IP变换时扫描线变换前后的各行的模式图。
图20用于说明IP变换的数据的传送时序。
图21是用于说明水平象素变换的动作的时序图。
图22是表示本发明第3实施例的视频信号变换装置的主要部分构造的框图。
图23是通过扫描线变换进行扩大处理时各水平同步信号的时序图。
图24是表示用于说明通过扫描线变换进行扩大处理的显示图像的模式图。
图25是用于说明进行扩大处理时场存储器的写入以及读出地址的模式图。
图26是通过扫描线变换进行缩小处理时的各水平同步信号的时序图。
图27是表示用于说明扫描线变换引起的缩小处理的显示图像的模式图。
图28是用于说明缩小处理时场存储器的写入以及读出地址的模式图。
图29是表示本发明第4实施例的视频信号变换装置的主要部分构造的框图。
图30是用于说明场判别动作的时序图。
图31是用于说明进行图29所示视频信号变换装置的IP变换以及垂直频率变换时的动作的时序图。
图32是表示本发明第5实施例的视频信号变换装置的构造的框图。
图33是表示图32所示存储器输出同步发生部分其一例的构造的框图。
图34用于说明图33所示存储器输出同步发生部分的动作的一例的时序图。
图35是表示以往的扫描线变换电路构造的框图。
图36表示图35所示的扫描线变换电路的滤波系数。
图37是表示以往的图像处理装置的构造的框图。
最佳实施形态
以下，对于本发明的视频信号变换装置的各实施例进行说明。本发明的视频信号变换装置能够输出使用于进行PDP(等离子面板)、液晶面板等的点矩阵显示的显示装置的视频信号，若是进行矩阵显示的显示装置，也能够使用于CRT(阴极射线管)。
(第1实施例)
首先，对于本发明第1实施例的视频信号变换装置进行说明。图1表示本发明第1实施例的视频信号变换装置构造的框图。
图1所示的视频信号变换装置具备象素变换装置1以及场存储器7。象素变换装置1包含存储器控制部分2、IP(隔行/逐行)变换处理部分3、扫描线变换处理部分4、水平象素变换处理部分5以及同步处理部分6。
存储器控制处理部分2接受由装置外部的AD(模拟/数字)变换器(省略图示)进行数字化后的视频信号DV，并且使得产生写入以及读出地址等的控制信号并输出到场存储器7，由此，进行与场存储器7的视频信号的传递。
IP变换处理部分3当从存储器控制处理部分2输出的视频信号为隔行信号时则变换为逐行信号，反之当为逐行信号时则原样地通过，然后输出到扫描线变换处理部分4。
扫描线变换处理部分4增加或减少从IP变换处理部分3输出的视频信号的扫描线数来进行垂直方向的扩大处理以及缩小处理。水平象素变换处理部分5增加或减少扫描线变换处理部分4输出的视频信号的水平象素数来进行水平方向的扩大处理以及缩小处理，将变换后的视频信号TV输出到显示装置(省略图示)。
同步处理部分6从外部输入同步信号SY，由于根据该同步信号SY适当地控制存储器控制处理部分2、IP变换处理部分3、扫描线变换处理部分4以及水平象素变换处理部分5的动作，故向各部分提供规定的时钟、水平同步信号以及垂直同步信号。
在本实施例中，场存储器7相当于存储部分，存储器控制处理部分2相当于垂直频率变换处理电路，IP变换处理部分3相当于隔行/逐行变换处理电路，扫描变换处理部分4相当于扫描线变换处理电路，水平象素变换处理部分5相当于水平象素变换处理电路，同步处理部分6相当于同步控制电路。
其次，对于上述构成的视频信号变换装置的动作进行说明。场存储器7存储进行IP变换以及扫描线变换所必须的场的数据，采用存储在场存储器7中的数据，由存储器控制部分2进行垂直频率变换，由IP变换处理部分3进行IP变换，由扫描线变换处理部分4进行扫描线变换，由水平象素变换处理部分5进行水平象素变换。又，可以个别地进行垂直频率变换、IP变换、扫描线变换以及水平象素变换的各处理，也可以仅进行其中2或3个处理。
如上，场存储器7对于垂直频率变换所必要的视频信号作为垂直频率变换用的存储器使用、对于IP变换所必要的视频信号作为IP变换用存储器使用、对于扫描线变换所必要的视频信号作为扫描线变换用存储器使用。
如此，在本实施例中能够构筑一种系统，一旦将视频信号存储在一处的场存储器7，通过使用存储在场存储器7中的数据进行垂直频率变换、IP变换、扫描线变换以及水平象素变换的各处理，能够构筑综合了进行矩阵显示的显示装置所必要的4项处理的系统，同时，分散各处理，利用各个电路能够格外简化电路构造。
又，通过在后级配置水平象素变换处理部分5，能够预先将进行AD(模拟/数字)变换时的采样频率设定为较低，使得从场存储器7取出的数据量较小，最后利用水平象素变换处理部分5进行水平方向的扩大处理，能够以更少的数据量进行上述处理。
(第2实施例)
构成进行垂直频率变换、IP变换、扫描线变换以及水平象素变换的视频信号变换装置的情况下，为了适当地控制各部分的动作，作为同步信号必须要多个时钟、水平同步信号以及垂直同步信号。
首先，对于时钟进行说明。视频信号变换装置的输入侧的时钟与数字化的视频信号同步，与将模拟的视频信号变换成数字的视频信号的装置外部的AD变换器的采样时钟相同。该采样时钟如图2所示，对于在水平方向具有852个象素的显示面板的情况下，来自水平扫描期间y以及有效视频期间x的采样时钟的分频比为y/x×852，水平扫描期间的大半成为被视频数据覆盖的视频期间。
这里，如图3(a)所示，通过扫描变换使得2条扫描线增加为3条扫描线，扫描线变换前的2个水平扫描期间为扫描线变换后的3个水平扫描期间所对应的2→3变换的情况下，视频期间为扫描线变换前的水平扫描期间的2/3时，视频期间超过扫描线变换后的水平扫描期间，不能够完全地保留所有的视频图像。
因此，图3(b)所示，必须将扫描线变换后的时钟频率设定的非常快。又，IP变换的情况也与上述相同。在IP变换中由于水平同步信号的频率成倍，为了在输入侧水平同步信号的一半周期中能够存放所有有效视频期间的所有数据，必须使得IP变换后的时钟的频率也足够快。
另一方面，输出侧的时钟频率必须设定为后级电路要求的时钟频率。因此，对于进行垂直频率变换、IP变换、扫描线变换以及水平象素变换的水平信号变换装置的时钟，最好采用下述3种时钟即与采样时钟相同的输入侧时钟、考虑到IP变换以及扫描线变换使得频率足够高而设定的内部的时钟以及后级电路所要求的输出侧的时钟。
其次，对于上述3种时钟的变换进行说明。首先，对于从输入侧的时钟变换为内部的时钟进行说明。
当采用能够个别地设定输入输出的时钟的双端口(dual port)行存储器以及场存储器等的存储器时，能够容易地进行时钟的变换，对于一般作为场存储器使用的SDAM(Synchronous Dynamic Random Access Memory：同步动态随机存取存储器)以及SGRAM(Synchronous Graphics Random Access Memory：同步图形随机存取存储器)，不能够分别地设定输入输出的时钟。因此，必须要在写入期间与读出期间将时钟分割为时间序列。
然而，当存储器的动作频率变高时，很难实现上述电路，电路也会变得复杂。因此，最好通过相同的时钟使得场存储器进行动作。又，如参照图3所说明的那样，当考虑IP变换时，最好场存储器的输出为较高的频率。因此，从输入侧的时钟到内部时钟的变换最好是在输入到场存储器之前插入行存储器并且由该行存储器进行变换。
其次，参照图4对于从内部的时钟到输出侧的时钟的变换进行说明。设定时钟使得扫描线变换前的有效视频期间为水平扫描期间的80％、扫描线变换后的有效视频期间也为80％，由扫描线变换用的行存储器同时进行时钟的变换时，如图4(a)的虚线所示，由于行存储器的读出时钟比写入时钟要快，会发生数据的超越。具体地，读出期间的区域A虽然对应于其前的写入期间的区域A，而读出期间的区域B对应于1行前的写入期间的区域B，不能进行正确的扫描线变换。
另一方面，如图4(b)所示，在扫描线变换后采用行存储器改变时钟的情况下，不会发生超越或被超越的情况。又，如上述那样当考虑通过扫描线变换进行扩大处理的情况时，在扫描线变换中，需要非常高的频率的时钟，故从内部的时钟向输出侧的时钟的变换可以利用扫描线变换后的水平象素变换用的行存储器进行。
其次，对于垂直同步信号以及水平同步信号的变换进行说明。垂直同步信号的变换当存储视频信号的存储器仅有场存储器的情况下在控制场存储器的存储器控制处理部分的前后进行，与此同时必须要进行水平同步信号的变换。又，当进行垂直频率变换时，认为没有必要变换水平同步信号，而如下所述，在扫描线变换时也必须进行水平同步信号的变换。因此，作为垂直同步信号，最好采用输入侧的垂直同步信号以及输出侧的垂直同步信号这2个系统的垂直同步信号，作为水平同步信号，最好采用输入侧的水平同步信号、内部的水平同步信号以及输出侧的水平同步信号这3个系统的水平同步信号。
其次，对于本发明第2实施例的视频信号变换装置进行说明。图5是表示本发明第2实施例的视频信号变换装置构造的框图。根据上述研究，在本实施例中，作为时钟采用输入侧的时钟、内部的时钟以及输出侧的时钟这3种时钟，作为垂直同步信号，采用输入侧的垂直同步信号以及输出侧的垂直同步信号这2个系统的垂直同步信号，作为水平同步信号，采用输入侧的水平同步信号、内部的水平同步信号以及输出侧的水平同步信号这3个系统的水平同步信号，如下述那样地进行各自的转换。
图5所示的视频信号变换装置具备水平滤波器11、行存储器12，31，51，81、场存储器7、存储器控制部分21、IP变换部分41、扫描线变换部分61、水平压缩部分71、水平扩大部分91以及同步处理部分6。
水平滤波器11以规定的采样时钟由外部的AD变换器(省略图示)输入数字化的视频信号，根据与该采样时钟相同的作为输入侧时钟的第1时钟CLK1进行边缘加强(edge enhance)处理、LPF(低通滤波)处理等的水平方向的处理。又，根据需要附加水平滤波器11，也可以将它省略。
行存储器12是双端口的行存储器，作为写入时钟输入第1时钟CLK1，作为读出时钟输入成为内部时钟的第2时钟CLK2，根据作为输入侧的水平同步信号的第1系统的水平同步信号H1进行动作。
在存储器控制部分21的输入侧(写入控制侧)，输入作为第1系统的水平同步信号H1以及输入侧的垂直同步信号的第1系统的垂直同步信号V1，在其输出侧(读出控制侧)，输入作为内部的水平同步信号的第2系统的水平同步信号H2以及输出侧的垂直同步信号的第2系统的垂直同步信号V2，动作时钟为第2时钟CKL2。存储器控制部分21根据上述的各个信号，使得产生写入以及读出地址等的控制信号，对于场存储器7进行视频信号的输入输出，同时将视频信号的垂直频率从第1系统的垂直同步信号V1的频率变换到第2系统的垂直同步信号V2的频率。
行存储器31是存储IP变换用数据的行存储器，输入输出都以第2时钟CLK2为基准并根据第2系统的水平同步信号H2进行动作。IP变换部分41根据第2时钟CLK2、第2系统的水平同步信号H2以及第2系统的垂直同步信号V2进行动作，采用从前级行存储器31输出的数据进行用于IP变换的规定的运算，输入的视频信号为逐行信号时跳过。
行存储器51是存储扫描线变换用的数据的行存储器，进行从第2系统的水平同步信号H2到作为输出侧的水平同步信号的第3系统的水平同步信号H3的变换，动作时钟为第2时钟CLK2。扫描线变换部分61根据第2时钟CLK2、第3系统的水平同步信号H3以及第2系统的垂直同步信号V2进行动作，采用存储在行存储器51中的数据进行用于扫描线变换的运算。
水平压缩部分71根据第2时钟CLK2以及第3系统的水平同步信号H3进行动作，对于从扫描线变换部分61输出的视频信号进行水平压缩处理，将该运算结果存放在行存储器81中。行存储器81是存储水平象素变换用的数据的行存储器，进行从第2时钟CLK2到作为输出侧的时钟的第3时钟CLK3的变换，写入侧的时钟为第2时钟CLK2，读出侧的时钟为第3时钟CLK3，根据第3系统的水平同步信号H3进行动作。
水平扩大部分91以第3时钟CLK3为基准根据第3系统的水平同步信号H3进行动作，采用存储在行存储器81中的数据进行水平扩大处理。同步处理部分6从外部接受规定的同步信号SY，作为同步信号向各块输出上述第1～第3的时钟CLK1～CLK3、第1～第3系统的水平同步信号H1～H3以及第1及第2的系统的垂直同步信号V1，V2。
图6是用于说明图5所示的视频信号变换装置的各同步信号的时序图。如图6所示，在第1时钟CLK1系的同步信号中有作为输入侧的水平同步信号的第1水平同步信号H11以及作为输入侧的垂直同步信号的第1垂直同步信号V11。
在第2时钟CLK2系的同步信号中存在以第2时钟CLK2将第1水平同步信号H11进行重新锁存的第1锁存水平同步信号H12以及以第2时钟CLK2将第1垂直同步信号V11进行重新锁存的第1锁存垂直同步信号V12。又，存在第2水平同步信号H21、使得第2水平同步信号H21延迟一半相位的第2延迟水平同步信号H2D、为第2水平同步信号H21的频率一倍的第2倍频水平同步信号H2H、垂直频率变换后(场存储器之后)的第2垂直同步信号V21，又，在扫描线变换之后，存在第3水平同步信号H31、以第3水平同步信号H31使得第2垂直同步信号V21同步的第2锁存垂直同步信号V2P。
在第3时钟CLK3系中，存在以第3时钟CLK3将第3水平同步信号H31重新锁存的第3锁存水平同步信号H33。
在上述的同步信号中，第1水平同步信号H11以及第1锁存水平同步信号H12成为第1系统的水平同步信号H1，第1垂直同步信号V11以及第1锁存垂直同步信号V12成为第1系统的垂直同步信号V1，第2水平同步信号H21、第2延迟水平同步信号H2D以及第2倍频水平同步信号H2H成为第2系统的水平同步信号H2，第2垂直同步信号V21以及第2锁存垂直同步信号V2P成为第2系统的垂直同步信号V2，第3水平同步信号H31以及第3锁存水平同步信号H33成为第3系统的水平同步信号H3，它们分别从同步控制部分6输出到各块。
又，在IP变换时使得水平同步信号以及垂直同步信号为相同相位时为奇数场、相差一半相位时为偶数场。又，没有进行IP变换时，第2水平同步信号H21、第2延迟水平同步信号H2D以及第2倍频水平同步信号H2H为相同的信号。
对于如何提供上述各同步信号进行详细说明。图7～图9是具体表示图5所示水平信号变换装置的构造的框图。
图7所示的AD变换器8配置在图5所示的视频信号变换装置的外部，将模拟的视频信号AV变换为数字的视频信号并输出到水平滤波器11。在水平滤波器11中，供给与AD变换器8的采样时钟相同的第1时钟CLK1。
行存储器12包含2条并排的行存储器14a，14b以及切换电路13，15。向行存储器12的写入侧供给第1时钟CLK1以及第1水平同步信号H11，向其读出侧供给第2时钟CLK2以及第1锁存水平同步信号H12。
场存储器部分7包含场存储器7a、7b、7c，本实施例的场存储器7a、7b、7c中采用具有32位宽的16Mbit容量的SDRAM。
存储器控制部分21包含写入控制部分22、读出控制部分23、位宽度变换部分24以及位宽度逆变部分25。存储器控制部分21控制3个场存储器7a、7b、7c。
写入控制部分22供给第2时钟CLK2、第1锁存水平同步信号H12以及第1锁存垂直同步信号V12，使得产生写入地址以及控制信号来控制场存储器7a、7b、7c的写入动作。
读出控制部分23供给第2时钟CLK2、第2水平同步信号H21、第2延迟水平同步信号H2D、第2倍频水平同步信号H2H以及第2垂直同步信号V21，使得产生读出地址以及控制信号来控制场存储器7a、7b、7c的读出动作。
位宽度变换部分24将从行存储器12输出的视频信号的位宽度变换成作为场存储器7a、7b、7c的位宽度的32位宽度，向场存储器7a、7b、7c之一输出。位宽度逆变部分25如图8所示那样向行存储器31输出将从场存储器7a、7b、7c输出的32位宽度的数据变换成下一级行存储器31所要求的位宽度的信号S1～S3。
其次，图8所示的行存储器31包含行存储器32b、32c、33b、33c、33d、34b、34c。行存储器31是存储IP变换用的数据的行存储器，向其写入侧供给第2时钟CLK2以及第2延迟水平同步信号H2D，向其读出侧供给第2时钟CLK2、第2水平同步信号H21以及第2延迟水平同步信号H2D。
串联连接行存储器32b、32c，串联连接行存储器33b、33c、33b，串联连接行存储器34b、34c，分别地同时进行读出与下一段的写入。
行存储器32b、32c是存储N+1场(后面的场)的数据的行存储器，以来自场存储器7的通过输出PRES、行存储器32b的输出PREB、行存储器32c的输出PREC的顺序成为旧行的输出。
行存储器33b、33c、33d是存储N场(本身的场)的数据的行存储器，以来自场存储器7的通过输出MIDA、行存储器33b的输出MIDB、行存储器33c的输出MIDC、行存储器33d的输出MIDD的顺序成为旧行的输出。
行存储器34b、34c是存储N-1场(前面的场)的数据的行存储器，以来自场存储器7的通过输出POSA、行存储器34b的输出POSB、行存储器34c的输出POSC的顺序成为旧行的输出。
IP变换部分包含高通滤波器42a，42b、低通滤波器43、插补行合成部分44以及切换电路45。IP变换部分41根据第2时钟CLK2、第2水平同步信号H21以及第2倍频水平同步信号H2H进行动作。
高通滤波器42a是N+1场的3行份额的高通滤波器，低通滤波器43是N场的4行份额的低通滤波器，高通滤波器42b是N-1场的3行份额的高通滤波器。
插补行合成电路44从高通滤波器42a，42b以及低通滤波器43的输出合成插补行，输出到切换电路45。切换电路45切换并输出插补行的输出与当前行的输出MIDC，当输入的信号为逐行信号时，通常选择当前行侧。又，作为行存储器31以及IP变换部分41，采用与图35所示的扫描线变换电路相同的电路，但并不特限于该示例，也可以使用其它进行IP变换的电路。
行存储器51包含行存储器52a～52d。行存储器51是存储扫描线变换用的数据的行存储器，由第2时钟CLK2以及第2倍频水平同步信号H2H控制其写入侧，由第2时钟CLK2以及第3水平同步信号H31控制读出侧。行存储器52a～52d同时进行读出与下一段的写入，分别输出输出PA～PD。
扫描线变换部分61包含系数发生部分62、乘法器63a～63d以及加法器64。扫描线变换部分61根据第2时钟CLK2、第3水平同步信号H31以及第2锁存垂直同步信号V2P进行动作。
乘法器63a～63d将行存储器51的所输出PA～PD的各数据与由系数发生部分62产生的系数进行乘法运算。加法器64对于从乘法器63a～63d输出的数据进行加法运算，将扫描线变换后的视频数据S4输出到图9所示的水平压缩部分71。又，作为扫描线变换部分61，采用与图37所示的图像处理装置相同的装置，而并不特限于该示例，也可以采用其他进行扫描线变换的电路。
其次，图9所示的水平压缩部分71根据第2时钟CLK2进行动作，并且它包含系数发生部分72、锁存电路73、乘法器74a、74b以及加法器75。乘法器74a将从系数发生部分72输出的系数与扫描线变换后的视频数据S4相乘，乘法器74b将从系数发生部分72输出的系数与由锁存电路73以1T(1个时钟)对于扫描线变换后的视频数据S4进行锁存处理后的数据相乘。加法器75将乘法器74a的输出与乘法器74b的输出相加，然后输出到行存储器81。
行存储器81是存储水平象素变换用的数据的行存储器，其写入侧根据第2时钟CLK2以及第3水平同步信号H31进行动作，其读出侧根据第3时钟CLK3以及第3锁存水平同步信号H33进行动作。
水平扩大部分91根据第3时钟CLK3进行动作并且包含系数发生部分92、锁存电路93、乘法器94a，94b以及加法器95。与水平压缩部分相同地构成水平扩大部分91，将从系数发生部分92输出的系数与从行存储器81输出的数据相乘而输出变换后的视频信号TV。
又，在本实施例中，例如，当视频信号的位宽度为8位宽度的RGB方式的视频信号时，设置8位×3＝24位宽度对应的电路，又，当YUV方式的视频信号时，分成Y系与UV系来构成各块。
在本实施例中，场存储器7相当于存储部分，行存储器12以及存储器控制部分21相当于垂直频率变换处理电路，行存储器31以及IP变换部分41相当于隔行/逐行变换处理电路，行存储器51以及扫描线变换部分61相当于扫描线变换处理电路，水平压缩部分71、行存储器81以及水平扩大部分91相当于水平象素变换处理电路，同步处理部分6相当于同步控制电路。又，行存储器12相当于第1行存储器，存储器控制部分21相当于垂直频率变换电路，行存储器31相当于第2行存储器，IP变换部分41相当于隔行/逐行变换电路，行存储器51相当于第3行存储器，扫描线变换部分61相当于扫描线变换电路，水平压缩部分71相当于水平压缩电路，行存储器81相当于第4行存储器，水平扩大部分91相当于水平扩大电路。
以下，对于上述这样构成的视频信号变换装置各部分的动作以及数据的传递情况进行说明。
首先，对于行存储器12进行说明。行存储器12在切换时钟即从第1时钟CLK1切换到第2时钟CLK2的同时作为写入场存储器7a、7b、7c的数据的缓冲发挥作用。当进行IP变换时，由于必须要3个场的信息，3个场存储器7a，7b，7c全部进行读出动作。此时，为了使得读出动作与写入动作不一致，只要具有4个场存储器就可，而这样并不经济。因此，插入行存储器12使得在读出期间之间能够进行写入处理。
其次，对于由存储器控制部分21进行的场存储器7a～7b的写入以及读出动作进行说明。图10是用于说明根据存储器控制部分21场存储器7a～7c的写入以及读出动作的时序图。
如图10(a)所示，当没有进行IP变换以及垂直频率变换时，写入场存储器7a的数据在下一个场被读出。此时，场存储器7b为写入状态即3个场存储器7a～7c中的一个为写入状态，另一个为读出状态，剩下的一个无动作的状态。
如图10(b)所示，当进行IP变换时，写入场存储器7a～7c的各数据保持3个场间，从写入的下一个场起3次读出。例如，写入场存储器7a的数据延迟2个场作为本身场(N场)的数据而输出。此时，例如，即使向场存储器7a写入时，也会从场存储器7a读出。即，2个场存储器时间分割地切换写入状态和读出状态，剩下的2个场存储器为读出状态。此时，在IP变换处理的情况下，由于优先读出，如下述说明那样，必须要场存储器7a～7b的写入缓冲用的存储器12。
如图10(c)所示，在垂直频率变换时例如4->3变换即将垂直频率从80Hz变换到60Hz时，即使写入4个场的数据，其中1个的数据为不需要的数据。因此，进行垂直频率变换时，预先进行处理为使得不写入该不需要的数据。具体地，在读出侧的1个场期间内，控制第1锁存垂直同步信号V12(输入侧的垂直同步信号)为使得不写入2次输入的场的下一个场。结果是读出时按照每个场地读出3个场存储器7a～7b的数据。此时，3个场存储器7a～7c中1个为写入、另一个为读出状态，剩下的一个无动作的状态。
其次，对于并列地使用2条存储器14a、14b作为行存储器12的理由进行说明。这是由于在进行IP变换时必须要将第1锁存水平同步信号H12的频率变换为第2水平同步信号H21的频率。参照图11来说明其原因。
由第1锁存水平同步信号H12控制向场存储器7的写入，与此相对由图11所示的第2水平同步信号H21控制从场存储器7进行读出，此时，对于行存储器14a、14b，优先写入，在没有写入的期间中从场存储器7读出数据。
另一方面，如参照图10进行的说明那样，进行IP变换时，场存储器7在写入的期间也必须同时进行读出。此时，由于在场存储器7中优先读出，在没有进行读出的期间中必须从行存储器14a、14b接受数据。又，相对于输入侧的第1时钟CLK1内部的第2时钟CLK2为较高的频率，故在进行IP变换时，相对于行存储器14a、14b的写入期间读出期间较短。
综合这些条件，如图11(a)所示，对于1条行存储器，如期间171相对于写入读出会发生超出，相对于1行的输出，掺有多行的信息。为了避免发生上述情况，采用2条行存储器，如图11(b)所示，将输入行存储器14a、14b的数据保持到输入下一个第1锁存水平同步信号H12为止，输入下一第1锁存水平同步信号H12并且场存储器7不为读出状态时，将保持的数据写入场存储器7。
如此，如进行IP变换那样，即使对于一个场存储器混合写入与读出的情况下，能够避免数据的超越并且可以将第1锁存水平同步信号H12变换成第2水平同步信号H21。
其次，对于IP变换进行说明。图12是用于说明根据最佳滤波器插补、场间插补以及场内插补进行的IP变换例的模式图。又，图中白圈表示使用于插补处理的行，黑圈表示插补行。
在本实施例中，如上，如12(a)所示，采用IP变换用的行存储器31的输出利用最佳滤波器插补进行IP变换。作为IP变换，其他如图12(b)所示，存在将前一个场的数据原样保存的场间插补、如图12(c)所示的从本身场的上下2行取平均的场内插补，前者适用于静止图面、后者适用于运动画面。又，一般大多数采用通过动态检测出场间插补以及场内插补而等级地进行切换的方法。如此，IP变换并不特别地限于上述最佳滤波器插补的示例，也可以如上采用其他各种的IP变换。
其次，对于IP变换以及扫描线变换中数据的传送时序进行说明。
图13是用于说明进行IP变换时扫描线变换前后的各行的模式图。图13所示的行A、行C、行E、行G、行I、行K…表示实际上位于输入的视频信号的行，以阴影线所示的行B、行D、行F、行H、行J…表示利用IP变换进行的插补行。
又，如图13所示，相对于IP变换后的行进行4→3变换的扫描线变换，变换后的起始行1位于奇数场的行A的位置上时，变换后的行的位置便为行1、行2、行3、行4、行5、行6、行7、行8。另一方面，在偶数场时，与奇数场比较由于各行延迟半行，行A位于奇数场的行B的位置。因此，作成行4时，必须使得在奇数场最强地显示出行E的数据，在偶数场最强地显示出行D的数据。如上，当进行IP变换以及扫描线变换时，以以下的时序传送并处理各数据。
图14用于说明奇数场时的IP变换以及扫描线变换的数据传送时序。图15用于说明偶数场时IP变换以及扫描线变换的数据的传送时序。又，在图14以及图15中，如图16所示那样模式性地表示IP变换用的行存储器32b、32c、33b～33d、34b、34c，如图17所示那样模式性地表示扫描线变换用的行存储器52a～52d。
首先，对于图14所示的奇数场的情况进行说明。与比第2水平同步信号H21延迟半个相位的第2延迟水平同步信号H2D同步地传送从场存储器7a～7b输出的视频数据。
例如，以第2延迟水平同步信号H2D为基准，将行A的数据作为输出MIDA传送的同时向行33b进行写入。此时，由于N-1以及N+1场的行A为偶数场，故延迟半个相位，还没有被传送。
当输入下一个第2延迟水平同步信号H2D时，作为输出MIDA传送行C的数据，N+1以及N-1场的行A的数据作为输出PREA、POSA传送的同时写入行存储器33b、32b、34b，行存储器33b的数据写入下一个段的行存储器33c。
结果，在行存储器33c、行存储器33b、行存储器32b、行存储器34b中分别存储N场的行A的数据、N场的行C的数据、N+1场的行A的数据、N-1场的行A的数据。
其次，当输入第2水平同步信号H21时，仅输出行存储器33c的输出MIDC，此时，其他行存储器的数据没有写入下一段的行存储器。
其次，当输入第2延迟水平同步信号H2D时，从场存储器7a～7c传送N场的行E的数据以及N-1及N+1场的行C的数据，在合成插补行B的数据的同时，写入下一段的行存储器。
如此，当输入第2延迟水平同步信号H2D时，传送从场存储器7a～7c来数据，同时行存储器的数据写入下一段的行存储器并且行存储器间的数据进行转移(rotation)，再合成插补行。又，当输入第2水平同步信号H21时，仅行存储器33c的输出MIDC作为当前行的数据输出。
其次，从IP变换部分41向扫描线变换用行存储器51传送数据，与第2倍频水平同步信号H2H同步地写入新的行数据，同时，传送到下一段行存储器使消去旧数据。
另一方面，与第3水平同步信号H31同步地进行行存储器51的读出，同时根据来自系数发生部分62的输出进行运算。此时，根据扫描线变换前的行与扫描线变换后的行的相位从系数发生部分62中产生适当的系数。例如，对于与行A位于相同相位的行1，产生系数1，并且传送行A的数据。
又，当合成位于以1∶2的比例分割行B与C的分割位置上的行2时，对于行B乘以系数2/3、对于行C乘以系数1/3、对于其他行乘以系数0，利用加法器64控制使得通常增益为1。以下，利用图14所示的各系数，进行与上述相同的乘法。
如此合成的数据通过水平压缩部分71写入行存储器81。又，在图14中作为扫描线变换表示了4->3变换的情况，3周期的第3水平同步信号H31与4周期的第2倍频水平同步信号H2H相对应。又，为了使得第2倍频水平同步信号H2H与第3水平同步信号H31的相位关系也与合成系数1的行1时一致而由同步处理部分6作成第2倍频水平同步信号H2H以及第3水平同步信号H31。
其次，对于偶数场的情况进行说明。如图15所示，当偶数场时，前后场的数据相对于本身场的数据超前半个相位。因此，3个场同时地传送从场存储器7a～7c起行A的数据，分别作为输出PREA、MIDA、POSA而输出，同时地写入行存储器32b、33b、34b。此受，与奇数场相同地，与第2延迟水平同步信号H2D同步地进行来自场存储器7a～7c的传送以及向下一段行存储器的写入，与第2水平同步信号H21同步地作为输出MIDC传送当前行的数据。
其次，对于偶数场的扫描线变换进行说明。当奇数场的情况下，在将行C的数据传送到扫描线变换用行存储器51的时刻，作为行1从行存储器52c读出行A。另一方面，偶数场的情况下，在传送行B的数据的时刻合成行1，从行存储器52c中读出位于行A以上的行即黑色行的数据。以下，与奇数场相同地，例如使得行A的数据为2/3倍、行B的数据为1/3倍，两者相加合成行2，通过水平压缩部分71写入水平象素变换用行存储器81。
其次，对于没有进行IP变换而进行扫描线变换的情况进行说明。图18是用于说明没有进行IP变换而进行扫描线变换时的数据的传送时序。图19是用于说明没有进行IP变换时扫描线变换前后的各行的模式图。
如图18以及图19所示，当没有进行IP变换时，第2水平同步信号H21、第2延迟水平同步信号H2D、第2倍频水平同步信号H2H都为相同的信号，仅成为当前行的处理。因此，当输入第2延迟水平同步信号H2D时，从场存储器7a～7c仅传送本身场的数据，同时地采用从前段的行存储器向下一段的行存储器顺次写入数据的方法。又，在向扫描线变换用行存储器51的传送中，与第2水平同步信号H21(＝第2延迟水平同步信号H2D、第2倍频水平同步信号H2H)同步地，传送输出MIDC的数据。又，扫描线变换部分61的动作与图14所示的奇数场的情况相同。
其次，对于IP变换时的数据传送时序进行详细说明。图20用于说明IP变换时的数据传送时序，它是将上述图14以及图15加以修改后的图。
如图20(a)所示，作为水平信号，顺次输入场A、B、C、D，从作为它的同步信号的第1水平同步信号H11以及第1垂直同步信号V11的相位关系出发，场A、C为偶数场，场B、D为奇数场，各场的行序号从垂直期间开始例如在场A中有A1、A2、A3…，又，作为有效视频期间，存储在场存储器7a～7c中的行为第5行的A5、B5、C5、C5…，这样进行假设。此时的场存储器7a～7c的输出序列如图20(b)以及(c)所示。
首先，作为奇数场的处理，研究作成相对于场B的插补行的情况。如图20(b)所示，假设输入第2垂直同步信号V21并且从第2行开始传送，则与图14所示的情况相同地，利用第2延迟水平同步信号H2D产生来自场存储器7a～7c的传送，首先，作为输出MIDA传送N场的行B5的数据，同时写入到行存储器33b。此时，没有N+1场的输出PREA以及N-1场的输出POSA。
如此，以第2延迟水平同步信号H2D为基准，例如，向输出MIDA输出行B8的数据时，分别向输出MIDB输出行B7的数据、向输出MIDC输出行B6的数据、向输出MIDD输出行B5数据、向输出POSA输出行A7数据、向输出POSB输出行A6的数据、向输出POSC输出行A5的数据、向输出PREA输出行7的数据、向输出PREB输出行C6的数据、向输出PREC输出行C5的数据。利用全部或者部分的这些数据，合成行B7与行B6之间的插补行，同时顺次向下一段的行存储器写入各数据，产生数据的转移。
当输入下一个第2水平同步信号H21时由于向输出MIDC写入行B7的数据，故传送仅来自输出MIDC的当前行B7的数据。
如此，将进行IP变换的期间分为插补行合成期间151与当前行传送期间152而进行IP变换，在插补行合成期间151与第2延迟水平同步信号H2D同步地进行来自场存储器7a～c的数据的传送、向下一段行存储器的数据的转移以及插补行的合成，在当前行传送期间152与第2水平同步信号H21同步地读出当前行的数据。
最后，对于水平象素变换进行说明。图21是用于说明水平象素变换的动作时序图。如上，进行水平象素变换的块可以分为进行缩小处理的水平压缩部分71与进行扩大处理的水平扩大部分91。
利用水平压缩部分71进行的缩小处理是在写入行存储器81时进行。图21(a)表示作为水平象素变换进行3→2变换的示例，此时，由于为3→2变换，对第2时钟CLK2的每3个时钟便有一次不向行存储器81进行写入。又，在水平压缩部分71中，由系数发生部分72供给对应于进行变换的象素的位置的系数并且进行运算的处理与扫描线变换部分61基本相同。
在行存储器81进行读出时进行由水平扩大部分91进行的扩大处理。在图21(b)中，作为水平象素变换例举了进行2->3变换的示例，此时，对第3时钟CLK3的每3个时钟只从行存储器81中进行读出一次。又，在水平扩大部分91中，由系数发生部分92供给对应于进行变换的象素的位置的系数并且进行运算的处理与扫描线变换部分61基本相同。
这里，对于同时地进行上述的扩大处理以及缩小处理时的不良情况进行说明。如图21(c)所示，当使得在行存储器81的写入时进行扩大处理，则在1个时钟(1T)期间必须同时作成2个数据。这样的电路变得复杂，当扩大率变大时，同时要作成的象素数进一步增加，故不希望出现这种情况。因此，对于水平象素的变换，如本实施例那样，个别地使用水平压缩部分71与水平扩大部分91，在它们之间配置存储水平象素变换用的数据的行存储器81，再者希望由行存储器81进行时钟的改写。
如上，在本实施例中，进行垂直频率变换、IP变换、扫描线变换以及水平象素变换的个别的时钟间能够以适当的时序进行信号的传递，又，能够使得进行IP变换时的信号的传递及其时序变得明确，能够综合且简单地实现矩阵显示的显示装置所适用的向视频信号变换所要求的信号处理。
(第3实施例)
其次，对于本发明的第3实施例进行说明。在本实施例是在不进行垂直频率变换以及场存储器的前后进行水平频率变换(从第1锁存水平同步信号H12的频率向第2水平同步信号H21的频率的变换)时进行扫描线变换。
例如。作为扫描线变换当进行2->3变换的扩大处理时，扫描线变换后的第3水平同步信号H31为第1水平同步信号H11的1.5倍的频率。此时，单纯地需要输出侧的时钟频率也为1.5倍，在下一级电路中，要求能够对应于高频的电路。另一方面，作为缩小处理进行3->2变换时，例如，设第1水平同步信号H11的行数为525条时，则变换后的第3水平同步信号H31的行数为525×2/3＝350条。此时，当垂直方向的象素为480行的显示面板上进行显象时，缺少130行。因此，除非后级对该不足的部分采取对策，否则输出就变得不稳定。在本实施例中，为了解决上述问题，具有下述结构。
图22是表示本发明第3实施例的视频信号变换装置的主要部分构造的框图。在图22所示的视频信号变换装置中具备场存储器7、存储器控制部分21以及同步处理部分6。存储器控制部分21包含读出开始地址发生部分101、黑色行插入部分102。同步处理部分包含读出水平同步信号发生部分103。
读出开始地址发生部分101是控制图7所示的场存储器7的读出动作的读出控制部分23的一部分，使得产生读出开始地址。黑色行插入部分102在视频信号的特定期间插入黑色行的数据。
读出水平同步信号发生部分103位于同步处理部分6内并且产生场存储器7的读出用第2水平同步信号H21。又，上述各块以外的构造与第2实施例相同，故省略详细说明。
在本实施例中，读出开始地址发生部分101相当于地址发生电路，黑色行插入部分102相当于黑色行插入电路，读出水平同步信号发生部分103相当于水平同步信号发生电路，其他与第2实施例相同。
图23是表示通过扫描线变换进行扩大处理时各水平同步信号的时序图，图24是表示用于说明通过扫描线变换进行扩大处理的显示图像的模式图，图25是用于说明扩大处理时的场存储器7的写入以及读出地址的模式图。
为了解决上述问题，在扩大处理时，由于利用输入的视频信号进行显示的显示图像的上下数据是不需要的，从场存储器7的输出中切去上下的数据，同时降低作场存储器7的读出用的水平同步信号的第2水平同步信号H21的频率并且只要使得扫描线变换后的第3水平同步信号H31的频率与没有进行扫描线变换时相同就可。
具体地，如图23所示，当通过2->3变换进行扩大处理时，视频信号与第1锁存水平同步信号H12同步地从行1的数据中顺次地写入场存储器7。预料作为从读出水平同步信号发生部分103输出的场存储器7的输出侧的水平同步信号的第2水平同步信号H21要进行2->3的变换，其周期为预订的1.5倍，并且去除不需要的上下数据。在图23中从行3中读出输入的视频信号。
即，如图25所示，为了取得所有的视频信号而控制写入到场存储器7的动作，另一方面由读出开始地址发生部分101产生比写入前部地址要大的读出前部地址，控制读出动作使得不读出不必要的上行的数据。此后，作为扫描线变换后的水平同步信号的第3水平同步信号H31与第1锁存水平同步信号H12为相同的周期，完成扩大处理。用显示图像模式性地表示上述处理则如图24所示。
其次，参照图26～28对于缩小处理进行说明。图26是通过扫描线变换进行缩小处理时的各水平同步信号的时序图，图27是表示用于说明通过扫描线变换进行缩小处理的显示图像的模式图，图28是用于说明缩小处理时的场存储器7的写入以及读出地址的模式图。
如图26所示，当通过4->3变换进行缩小处理时，通过预先使得作为场存储器7的输出侧的水平同步信号的第2水平同步信号H21的周期为0.75倍，能够保持作为扫描线变换后水平同步信号的第3水平同步信号H31为恒定。
然而，当进行缩小处理时，为了使得在显示图像的正中具有视频期间，必须在其上下期间插入某种虚(dummy)信号。作为该虚信号一般采用黑色行的数据，故在本实施例中，从场存储器7进行读出时，输出利用黑色行插入部分102插入黑色行的数据之后所写入的数据，再者，在结束输出写入的数据之后，也根据需要插入黑色行的数据。当通过显示图像模式性地表示上述处理时，则如图27所示。
此时，如图28所示，读出开始地址发生部分101在插入黑色行时作为读出前部地址设定负值，将这些负的设定值计算，当该计算值为负数时，控制黑色行插入部分102并插入黑色行的数据。读出开始地址发生部分101在计算值为0时读出以前写入在场存储器7中的数据并且在结束读出写入的数据的时刻再插入黑色行的数据。
如此，即使在进行缩小处理时，也不会输出不恒定的数据，并且能够保持输出频率为恒定。因此，在本实施例中，能够抑制水平同步信号以及时钟频率的变动，能够使得后级电路以及显示面板稳定地进行工作。
(第4实施例)
其次，对于本发明第4实施例的水平信号变换装置进行说明。图29是表示本发明第4实施例的视频信号变换装置的主要部分构造的框图。
图29所示的信号变换装置具备场存储器7、存储器控制部分21以及同步控制部分6。场存储器7包含场存储器7a、7b、7c，同步控制部分6包含场判别部分111，存储器控制部分21包含写入控制部分112、读出控制部分113、选择器114，116以及寄存器115a、115b、115c。
场判别部分111接受第1水平同步信号H11以及第1垂直同步信号V11，作为场判别信息，当输入的视频信号为隔行信号时，奇数场时输出0、偶数场时输出1。具体地，如图30所示，相对于第1水平同步信号H11产生占空比50％的窗口函数，在窗口函数为低电平的期间中出现第1垂直同步信号V11的边缘时，作为场判别信号输出0(低电平)，反之，在窗口函数为高电平的期间中出现第1垂直同步信号V11的边缘时，作为场判别信号输出1(高电平)。
写入控制部分112在产生场存储器7a～7c的写入控制信号的同时向选择器114输出向哪个场存储器7a～7c进行了写入。与各场存储器7a～7c对应地设置寄存器115a～115c，选择器114向发生了写入的场存储器7a～7c所对应的寄存器115a～115c输出场判别信号。寄存器115a～115c利用错开第1垂直同步信号V11的相位的垂直同步信号(省略图示)取出进行写入的场的场判别信号。
读出控制部分113在产生场存储器7a～7c的读出控制信号的同时向选择器116输出从哪个场存储器7a～7c进行了读出。选择器116利用垂直频率变换后的第2垂直同步信号V21与相同周期的读出信号(省略图示)从产生读出的场存储器7a～7c所对应的寄存器115a～115c中将从场存储器7a～7c读出的场的场判别信号与该场的视频信号连动地输出。又，上述各块以外的构造由于与第2实施例相同，省略详细说明。
在本实施例中，场判别部分111相当于判别电路，写入控制部分112、读出控制部分113、选择器114，116以及寄存器115a、115b、115c相当于场信息存储电路，其他部分与第2实施例相同。
其次，对于上述构成的视频信号变换装置的垂直频率变换的动作进行说明。图31是用于说明图29所示视频信号变换装置的垂直频率变换的动作的时序图。在图31中，作为垂直频率变换表示了3->2(90Hz->60Hz)的情况。
使得场判别信号相对于作为输入侧垂直同步信号的第1锁存垂直同步信号V12为如图所示那样、垂直频率变换后的第2垂直同步信号V21如图所示那样。此时，与图10(c)的情况相同，当在第2垂直同步信号V21的周期中输入2次以上第1垂直同步信号V12时，则下一个场不写入场存储器7a～7c。因此，写入各场的场存储器为场存储器7c、×(没有写入)、场存储器7a、场存储器7b、×、场存储器7c、场存储器7a、×、…。
例如，当在场存储器7a中写入场期间181的数据时，由于为奇数场，寄存器115a为低电平状态。因此，接着在从场存储器7a读出数据的期间182中，从寄存器115a读出低电平的信号。又，然后，向场存储器7a写入时的场的状态也为奇数场，故寄存器115a的状态没有变化。因此，此后在读出时场判别信号也以低电平被读出。对于寄存器115b、115c也与上述相同。
如此，将由场存储器7a～7c读出的场的场判别信号与该场的视频信号连动地输出，根据该场判别信号实行此后的IP变换。又，此时的IP变换由于不明确是否抽出前后的场，插补行必须仅由当前场进行合成。因此，本实施例的IP变换成为图12(c)所示的场内插补。
如此，在本实施例中，通过与视频信号相同地存储场判别信号，能够进行IP变换以及垂直频率变换。又，能够进行IP变换以及垂直频率变换的理由在于录像带走带机构(deck)快进时以及倒带时垂直频率有时会大于60Hz，并且与PC(个人计算机)信号其85Hz的所谓XGA(Extended Graphics Array：加长图像阵列)隔行的信号相对应。
(第5实施例)
其次，对于本发明第5实施例的视频信号变换装置进行说明。图32是表示本发明第5实施例的视频信号变换装置的构造的框图。
图32所示的视频信号变换装置具备存储器控制处理部分2、IP变换处理部分3、扫描线变换处理部分4、水平象素变换处理部分5、同步处理部分6a以及场存储器7。
存储器控制处理部分2例如由图5所示的行存储器12以及存储器控制部分21构成，通过装置外部的AD变换器(省略图示)接受数字化的视频信号DV，使得产生写入以及读出地址等的控制信号并输出到场存储器7，将输入的视频信号写入场存储器1或读出写入场存储器7的数据，在与场存储器7之间进行视频信号的传递，同时根据需要进行垂直频率变换。
IP变换处理部分3例如由图5所示的行存储器31以及IP变换部分41构成，当从存储器控制处理部分2输出的视频信号为隔行信号时变换为逐行信号，反之当为逐行信号时，原样地通过并输出到扫描线变换处理部分4。
扫描线变换处理部分4例如由图5所示的行存储器51以及扫描线变换部分61构成，它接受IP变换处理部分3的输出，增减输入的视频信号的扫描线数而进行垂直方向的扩大处理以及缩小处理。
水平象素变换处理部分5例如由图5所示的水平压缩部分71、行存储器81以及水平扩大变换部分91构成，增减从扫描线变换处理部分4输出的视频信号的水平象素数而进行水平方向的扩大处理以及缩小处理，将变换后的视频信号TV输出到显示装置(省略图示)。
同步处理部分6a包含PLL(Phase Locked Loop：锁相环)电路601，602、分频比计数器603，604、石英振子605、存储器输出同步发生部分606、H计数器607、V计数器608、选择器609、场判定部分610、时钟变换部分611，612以及相位控制部分613～617。又，同步处理部分6a与第2实施例同样地供给下述说明的各同步信号以及除了时钟之外各块所必要的各同步信号等，而由于使得说明简化，省略图示。
PLL电路601输入来自外部输出数字视频信号DV的水平同步信号HS，产生作为输入侧时钟的第1时钟CLK1。分频比计数器603决定PLL电路601的分频比即对于第1时钟CLK1进行分频并使得产生输入PLL电路601的反馈脉冲，同时将该脉冲作为水平同步信号H11’输出到相位控制部分613以及时钟变换部分611。
相位控制部分613使得输入的水平同步信号H11’以及从外部输入的数字水平信号DV的垂直同步信号VS相位一致并且同时调整两同步信号使得之具有存储器控制处理部分2所必要的相位以及脉冲宽度，作为成为存储器控制部分2行存储器输入侧的基准脉冲(装置整体的输入侧的基准脉冲)的第1水平同步信号H11以及第1垂直同步信号V11而输出到存储器控制处理部分2。
时钟交换部分611利用作为内部时钟的第2时钟CLK2对于输入的水平同步信号H11’以及从外部输入的数字视频信号DV的垂直同步信号VS重新锁存，将锁存水平同步信号H12’以及锁存垂直同步信号V12’输出到相位控制部分614。
相位控制部分614使得输入的锁存水平同步信号H12’以及锁存垂直同步信号V12’的相位一致的同时调整两同步信号使之具有存储器控制处理部分所必要的相位以及脉冲宽度，作为成为存储器控制部分2的行存储器输出侧以及存储器控制部分输入侧的基准脉冲的第1锁存水平同步信号H12以及第1锁存垂直同步信号V12而输出到存储器控制处理部分2。
场判别部分610例如同样地由图29所示的场判别部分111构成，它接受水平同步信号H11’以及垂直同步信号VS，与图30相同地，相对于水平同步信号H11’产生占空比50％的窗口函数，在窗口函数为低电平期间出现垂直同步信号VS的边缘时即奇数场的情况下，作为场判别信号FD输出低电平信号，反之窗口函数为高电平期间中出现垂直同步信号VS的边缘时即偶数场的情况下，作为场判别信号FD输出高电平信号。
石英振子605使得产生作为内部时钟的第2时钟CLK2。存储器输出同步发生部分606接受第2时钟CLK2以及场判别信号FD，并且使得产生成为存储器控制处理部分2其存储器控制部分输出侧的基准脉冲的第2水平同步信号H21、第2延迟水平同步信号H2D、第2倍频水平同步信号H2H以及成为第2垂直同步信号V21的原形的水平同步信号H2V、水平同步信号H21’、延迟水平同步信号H2D’以及倍频水平同步信号H2H’，将水平同步信号H2V输出到V计数器608，将水平同步信号H21’、延迟水平同步信号H2D’以及倍频水平同步信号H2H’输出到相位控制部分615。V计数器608将从存储器输出同步发生部分606输出的水平同步信号H2V进行分频并且将垂直同步信号V2’输出到选择器609。
选择器609接受从相位控制部分614输出的第1锁存垂直同步信号V12以及从V计数器608输出的垂直同步信号V2’，利用存储器控制处理部分2进行垂直频率变换时选择垂直同步信号V2’，没有进行垂直频率变换时选择第1锁存垂直同步信号V12，作为垂直同步信号V21’输出到相位控制部分615。
相位控制部分615使得输入的垂直同步信号V21’、水平同步信号H21’、延迟水平同步信号H2D’以及倍频水平同步信号H2H’的相位一致，调整同步信号为存储器控制部分2所要求的相位以及脉冲宽度，作为成为存储器控制处理部分2其存储器控制部分输出侧的基准脉冲的第2垂直同步信号V21、第2水平同步信号H21、第2延迟水平同步信号H2D以及第2倍频水平同步信号H2H而输出到存储器控制处理部分2，并且作为成为扫描线变换处理部分4输入侧的基准脉冲(扫描线变换前的基准脉冲)的第2倍频水平同步信号H2H输出到扫描线变换处理部分4，而且将第2垂直同步信号V21输出到相位控制部分616。
H计数器607将第2时钟CLK2进行分频并将水平同步信号H31输出到相位控制部分616，同时作为基准脉冲输出到PLL电路602。相位控制部分616使得输入的垂直同步信号V21以及水平同步信号H31’的相位一致，同时调整两同步信号使得为扫描线变换处理部分4所要求的相位以及脉冲宽度，作为成为扫描线变换处理部分4输出侧的基准脉冲(扫描线变换后的基准脉冲)的第3水平同步信号H31以及第2锁存垂直同步信号V2P输出到扫描线变换处理部分4。
PLL电路602作为基准脉冲输入由H计数器607输出的水平同步信号H31’，产生第3时钟CLK3。分频比计数器604决定PLL电路602的分频比即将第3时钟CLK3进行分频，产生输向PLL电路602的反馈脉冲，同时将该脉冲作为水平同步信号H33’输出到相位控制部分617。
相位控制部分617调整输入的水平同步信号H33’为水平象素变换处理部分5所要求的相位以及脉冲幅度，作为成为水平象素变换部分5的行存储器输出侧的基准脉冲(装置整体的输出侧的基准脉冲)的第3锁存水平同步信号H33而输出到扫描线变换处理部分4。
又，由选择器609所选择的垂直同步信号V21’(复位脉冲RST)使得存储器输出同步发生部分606复位，从相位控制部分615输出的第2垂直同步信号V21(复位脉冲RST)使得H计数器607复位，分频比计数器604是由利用时钟变换部分612对于第2垂直同步信号V21以作为输出侧时钟的第3时钟CLK3进行重新锁存后的锁存垂直同步信号V23(复位脉冲RST)来复位，又，作为H计数器607以及分频比计数器604的复位脉冲，与存储器输出同步发生部分606相同地也可以采用由选择器609选择的垂直同步信号V21’。
这里，由于在垂直频率变换时选择器609选择V计数器608的输出V2’，存储器输出同步发生部分606由以本身作成的水平同步信号H2V为基准所作成的垂直同步信号V2’来复位，这表面看来并没有什么意义。
然而，例如，利用LSI作成图32所示的视频信号变换装置并且同步传送多个LSI时，当考虑到从其他LSI输入垂直频率变换后的垂直同步信号时，存储器输出同步发生部分606的复位功能变得重要。此时，当然V计数器608也需要复位功能。又，当利用LSI作成图32所示的视频信号变换装置时，由于制造过程的限制，PLL电路601，602以及石英振子605没有集中在一起，而由其他部件作成它们并附加在LSI的外部。
其次，对于图32所示的存储器输出同步发生部分606进行详细说明。图33是表示图32所示的存储器输出同步发生部分606一例的构造的框图。
如图33所示，存储器输出同步发生部分606包含H计数器701、2分频矩形波发生部分702、2分频电路703、多路复用器(multiplexer)704、选择器705，706以及或门707。
H计数器701将第2时钟CLK2进行分频，将第2水平同步信号H21的倍频的倍频水平同步信号HP输出到2分频矩形波发生部分702、2分频电路703、多路复用器704以及选择器706的1侧。2分频矩形波发生部分702将倍频水平同步信号HP进行2分频，产生占空比50％的矩形波的2分频矩形波DT。又，2分频矩形波发生部分702由从选择器608输出的垂直同步信号V2’(复位脉冲RST)复位，当复位时将从场判别部分610输出的场判别信号FD的值作为初值且将2分频矩形波DT输出到多路复用器704。
多路复用器704在2分频矩形波DT为低电平(0)时向0侧输出倍频水平同步信号HP，当2分频矩形波DT为高电平(1)时向1侧输出倍频水平同步信号HP。
因此，场判别信号FD为低电平(0)时，多路复用器704其0侧的输出为与垂直同步信号VS同步而没有相位相差的脉冲，并作为水平同步信号H21’输出到相位控制部分615、选择器705的1侧以及或门707，多路复用器704的1侧的输出为比水平同步信号H21’相差半个相位的脉冲并将其输出到选择器705的1侧。
另一方面，场判别信号FD为高电平(1)时，多路复用器704其0侧的输出为相差半个相位的脉冲，并作为水平同步信号H21’输出到相位控制部分615、选择器705的1侧以及或门707。多路复用器704其1侧的输出为相位相同的脉冲并将其输出到选择器705的1侧。
选择器705根据在装置内部产生的IP变换信号IPS进行选择动作，当进行IP变换时即IP变换信号IPS为高电平(1)时，选择多路复用器704其1侧的输出并且作为延迟水平同步信号H2D’输出到相位控制部分615以及或门707。
又，选择器705当没有进行IP变换时即IP变换信号IPS为低电平(0)时选择多路复用器704其0侧的输出并且作为延迟水平同步信号H2D输出到相位控制部分615以及或门707。因此，当没有进行IP变换时，与上述场判别信号FD为低电平时相同，而作为延迟水平同步信号H2D’输出水平同步信号H21’，如图6所示，能够使得第2延迟水平同步信号H2D为与第2水平同步信号H21相同的脉冲。
或门707对于多路复用器704输出的水平同步信号H21’与选择器705输出的延迟水平同步信号H2D’进行或门运算，将第2水平同步信号H21的倍频的倍频水平同步信号H2H’输出到相位控制部分615。
2分频电路703将从H计数器701输出的倍频水平同步信号HP进行2分频并输出到选择器706的0侧。选择器706根据IP变换信号IPS进行选择动作，当进行IP变换时即IP变换信号IPS为高电平(1)时选择H计数器701的输出，当没有进行IP变换时即IP变换信号IPS为低电平(0)时选择2分频电路703的输出，作为水平同步信号H2V输出到V计数器608。
如此，输入到V计数器608的水平同步信号H2V在进行IP变换时原样地使用H计数器701的输出，当没有进行IP变换时使用2分频电路703的输出。因此，当没有进行IP变换时，将H计数器701的输出进行2分频，通常地从与垂直同步信号相位一致的水平同步信号而作成垂直同步信号。又，当进行IP变换时，对于成为IP变换后的水平同步信号H2H其原形的水平同步信号HP进行计数并作成垂直同步信号，无论有无进行IP变换，能够作成匹配地使用于垂直频率变换的垂直同步信号V21。
又，H计数器701、2分频矩形波发生部分702以及2分频电路703都根据选择器609所选择的垂直同步信号V21’(复位脉冲RST)来复位。
又，存储器输出同步发生部分606的构造并不仅限于上述的示例，也可以采用其他构造的电路，只要能够产生成为控制存储器控制处理部分2其输出动作的各同步信号H21、H2D、H2H、V21的原形的同步信号即可。
图34是用于说明图33所示的存储器输出同步发生部分606其动作一例的时序图。图34所示的时序图是表示将奇数场的视频信号进行IP变换时的时序图。
如图34所示，在从H计数器701输出倍频水平同步信号HP的情况下，当向H计数器701输入复位脉冲RST时，倍频水平同步信号HP被复位。此时，由于视频信号为奇数场，以低电平输出场判别信号FD，利用复位脉冲RST也将2分频矩形波发生部分702复位时，则以低电平输出2分频矩形波发生部分702的2分频矩形波DT，此后为了使得占空比为50％，2分频矩形波DT重复地为低电平以及高电平。
此时，由于为了进行IP变换而以高电平输出IP变换信号IPS，利用多路复用器704以及选择器705，作为水平同步信号H21’输出2分频矩形波DT为低电平期间的倍频水平同步信号HP的脉冲，最后，如图所示输出第2水平同步信号H21，作为延迟水平同步信号H2D’输出2分频矩形波DT为高电平期间的倍频水平同步信号HP的脉冲，最后，如图所示输出第2延迟水平同步信号H2D。
又，利用或门707对水平同步信号H21’与延迟水平同步信号H2D’进行或门运算，作为倍频水平同步信号H2H’输出与倍频水平同步信号HP相同的脉冲，最后如图所示输出第2倍频水平同步信号H2H。
又，通过选择器706作为水平同步信号H2V向V计数器608输出倍频水平同步信号HP，经过分频等之后，最后如图所示输出第2垂直同步信号V21。
如上，通过存储器输出同步发生部分606能够作成成为对奇数场视频信号进行IP变换时存储器控制处理部分2其输出侧基准脉冲的第2垂直同步信号V21、第2水平同步信号H21、第2延迟水平同步信号H2D以及第2倍频水平同步信号H2H。又，与上述相同，能够作成图6所示的其他情况下的各同步信号。
在本实施例中，场存储器7相当于存储部分，存储器控制处理部分2相当于垂直频率变换处理电路、IP变换处理部分3相当于隔行/逐行变换处理电路、扫描线变换处理部分4相当于扫描线变换处理电路、水平象素变换处理部分5相当于水平象素变换处理电路、同步处理部分6a相当于同步控制电路、存储器输出同步发生部分606相当于第1水平同步信号发生电路、V计数器608相当于垂直同步信号发生电路、H计数器607以及分频比计数器604相当于第2水平同步信号发生电路、选择器609相当于选择电路。又，H计数器701相当于第1计数器、V计数器608相当于第2计数器、H计数器607相当于第3计数器、分频比计数器604相当于第4计数器。
其次，对于上述构造的视频信号变换装置的扫描线变换处理进行说明。
例如，当通过2→3变换(1.5倍)进行扩大处理时，与第3实施例相同地，如图24所示，在存储器控制处理部分2的输出时刻中，仅获取截去扩大处理带来的不需要的上下部分后的中央部分，利用扫描线变化处理部分4仅对于中央部分进行扩大处理，变换成显示面板所必需要的行数。此时，与图23相同地，使得成为扫描线变换处理部分4其输入侧基准脉冲(扫描线变换前后的水平同步信号)的第2倍频水平同步信号H2H的频率下降，进行操作使得成为扫描线变换处理部分4其输出侧基准脉冲(扫描线变换后的水平同步信号)的第3水平同步信号H31的频率在无论在输入何种信号、进行何种变换时都为恒定的频率。
为了进行上述变换处理，需要具有与第1锁存水平同步信号H12相独立的周期的其他水平同步信号，通过存储器输出同步发生部分606以及相位控制部分615与第1锁存水平同步信号H12独立地而产生第2倍频水平同步信号H2H等。
又，H计数器607的设定值与存储器输出同步发生部分606的H计数器701的设定值具有紧密的关系。例如，当进行1.5倍扩大处理时，扫描线变换前的第2倍频水平同步信号H2H的2个周期必须等于扫描线变换后的第3水平同步信号H31的3个周期。即，H计数器701、607的设定值在进行IP变换时必须设定为恒定期间内所包含的行数的反比数为3∶2。因此，扫描线变换处理部分4在进行m∶n的扩大处理时，当IP变换时必须使得H计数器701的设定值与H计数器607的设定值之比为n∶m之比。又，当没有进行IP变换时，由于通过多路复用器704将H计数器701输出的倍频水平同步信号HP进行2分频后的脉冲为H2H’，故能够将H计数器701的设定值与H计数器607的设定值之比保持在n∶m。
如此，能够使得从场存储器7读出视频数据的速度较慢并且不存储视频数据中的不需要的部分，故能够削减场存储器7的存储容量。
其次，例如，当通过4→3变换(0.75倍)进行缩小处理时，与第3实施例相同地，如图27所示，在存储器控制处理部分2的输出时刻在上下插入虚的黑色数据，预先使得行数较多，由此通过扫描线变换处理部分4进行缩小处理。此时，与图26相同地，预先使得成为扫描线变换处理部分4输入侧的基准脉冲(扫描线变换前的水平同步信号)的第2倍频水平同步信号H2H的周期为0.75倍，进行操作使得扫描线变换后的第3水平同步信号H31的频率无论在输入何种信号、进行何种变换的情况下都为恒定的频率。
又，从PLL电路601输出的第1时钟CLK1一般作为AD变换器中的采样时钟使用，分频比计数器603基本上将输入的视频信号的点时钟与第1时钟CLK1设定为相同的振荡频率。为了使得输出的视频信号的所有水平象素在1个水平期间内完全进入而设定分频比计数器604为后级电路所要求的1个水平期间内的时钟数。为了使得垂直同步信号V2’的频率为后级电路等所要求的垂直频率而设定V计数器608。
如上，从后级电路等所要求的行数、时钟数以及扫描线变换的变换比进行逆向计算来确定存储器控制处理部分2其输出侧之后的各同步信号的频率，由此，能够保持装置输出侧的水平同步信号以及时钟的频率为恒定，它们与输入的视频信号的频率以及象素数没有关系，通常仅由扫描变换中的变换比所决定，可以容易地设定各计数器。
如上，在本实施例中，当在存储器控制处理部分2之后配置扫描线变换处理部分4时，与垂直频率变换没有关系，利用存储器输出同步发生部分606等作成成为存储器控制处理部分2其输出侧基准脉冲的第2水平同步信号H21，与存储器输出同步发生部分606分开的其他H计数器607作成产生第3时钟CLK3的PLL电路602的基准脉冲，由成为第2垂直同步信号V21原形的垂直同步信号V21’将存储器输出同步发生部分606复位，由第2垂直同步信号V21将H计数器607复位，由利用第3时钟CLK3重新锁存第2垂直同步信号V21后的垂直同步信号V23将分频比计数器604复位，由此，由成为存储器控制部分2输出侧之后的基准脉冲的第2系统的垂直同步信号将各电路复位。因此，无论通过扫描线变换处理部分4进行扩大还是缩小处理，都能够将装置输出侧的水平同步信号以及时钟保持在恒定。
又，即使分频比计数器604没有复位功能，只要在PLL电路602的跟踪范围内，也产生时钟。然而，当PLL电路602的基准脉冲与反馈脉冲的相位大大错开时，PLL电路602在锁定之前视频会混乱、会产生顶端卷曲。因此，通过在分频比计数器604中也设置复位功能、同时复位基准脉冲与反馈脉冲，使得PLL电路602的振荡电路较为稳定。
又，在图32所示的示例中，为了产生第2时钟CLK2而使用石英振子605，而它作为装置内部的动作，例如当场存储器7的接口以及IP变换等要求较快时钟时，采用比装置输入侧的第1时钟CLK1以及装置输出侧的第3时钟CLK3更快的装置内部的第2时钟CLK2。因此，只要装置的动作速度方面不存在问题，也可以不采用石英振子而使用输入侧的第1时钟CLK1代替第2时钟CLK2。
反之，使用石英振子605的优点在于，有利于上述的要求快速动作的情况，而且由于为非同步时钟，很难产生在显示面板上显示的时钟妨碍，且不显眼，而且，输入侧的同步以及时钟即使发生混乱，输出侧也能够保证稳定的同步以及时钟等。
又，在上述的说明中，为了调整各同步信号的相位等而采用了相位控制部分613～617，但在各时钟中能够直接使用各同步信号时，可以省略相位控制部分，又，相位控制部分的插入位置也不仅限于上述示例，例如，可以进行在H计数器之后插入相位控制部分等的种种变换。