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具有金属栅极和高K电介质的电路结构
    【技术领域】

    本发明涉及节能电子电路。具体地，涉及具有包含高k的栅极电介质和包含金属的栅极的电路结构。本发明也涉及适于低功率操作的调整阈值电压的方法。

    背景技术

    当今集成电路包括巨大数量的器件。更小的器件和缩小的基本规则是提高性能和减少成本的关键。随着FET(场效应晶体管)器件的缩小，技术变得更加复杂，且需要器件结构的改变和新的制造方法来保持从器件的一代到下一代所期望的性能改善。微电子的支柱材料是硅(Si)，或更宽泛地，Si基材料。尤其一种重要的微电子Si基材料是硅锗(SiGe)合金。本公开的实施例中的器件典型地是单晶、Si基材料器件技术领域的一部分。

    在深亚微米代器件中保持性能改善存在巨大的困难。因此，人们对不缩小尺寸而又改善性能的方法很有兴趣。存在一种有前途的方法，其不必真正减薄栅极电介质而达到更高的栅极电介质电容。这种材料的介电常数显著大于为3.9的SiO₂的介电常数，且仍具有较低的等效氧化物厚度(equivalentoxide thickness，EOT)值。本领域已知的概念EOT是指这类SiO₂层的厚度，其具有和所关注的绝缘体相同的每单位面积电容。在当今state of art FET器件，目标是使EOT在2nm以下，优选地1nm以下。

    也通过采用金属栅极来改善器件性能。接近栅极绝缘体的多晶Si中的耗尽区域变成在增加栅极对沟道电容的道路上的阻碍。解决方案是使用金属栅极。金属栅极也确保沿器件的宽度方向的好的导电性，减小栅极中可能的RC延迟的危险。

    低功耗小型FET器件需要准确的阈值电压控制。当操作电压减小至2V以下时，阈值电压也必须降低，且阈值变化变得更不能容忍。每种新元件，例如不同的栅极电介质，或不同的栅极材料，影响阈值电压。有时这样的影响对实现期望的阈值电压值不利。任何可以影响阈值电压，又对器件没有其它影响的技术是有用的。存在这样的技术，例如通过将高k栅极电介质暴露于氧。

    不幸的是，同时移动PFET和NFET器件两者的阈值，并不易达成CMOS电路可接受的窄的阈值范围。亟需一种类型器件的阈值可独立调整而不改变另一种类型器件的阈值的结构和技术。

    典型地，具有高k电介质和金属栅极的小型FET器件要求昂贵复杂的工艺。找到简化制造工艺而保持由这种改进的结构提供的大部分性能的方法将是有用的。同时，也期望对于低功率操作调整阈值。至今，还不存在这样的结构或制造工艺。

    【发明内容】

    考虑到讨论到的困难，本发明实施例公开了一种电路结构，其具有至少一NFET器件，且该NFET器件具有设置于Si基材料中的n‑沟道，和交叠n‑沟道的NFET栅极叠层。NFET栅极叠层短于约60nm且包括栅极金属的第一层。电路结构还具有至少一PFET器件，且PFET器件具有设置于Si基材料中的p‑沟道，和交叠p‑沟道的PFET栅极叠层。PFET栅极叠层短于约60nm并包括栅极金属的第二层。NFET器件还包括NFET栅极绝缘体，其包含第一高k层。第一高k层与栅极金属的第一层直接界面连接。PFET器件还包括PFET栅极绝缘体，其包含第二高k层。第二高k层与栅极金属的第二层直接界面连接。NFET和PFET器件的饱和阈值的绝对值高于约0.5V。

    本发明实施例还公开了一种电路结构的制造方法。该方法包括：在NFET器件中，实现NFET栅极叠层、NFET栅极绝缘体和n‑沟道。n‑沟道设置于Si基材料中且位于NFET栅极绝缘体之下，且NFET栅极绝缘体包含第一高k层。NFET栅极叠层被选择短于约60nm。该方法也包括：在PFET器件中，实现PFET栅极叠层、PFET栅极绝缘体和p‑沟道。p‑沟道设置于Si基材料中且位于PFET栅极绝缘体之下，且PFET栅极绝缘体包含第二高k层的层。PFET栅极叠层被选择短于约60nm。以第一和第二高k层与栅极金属层直接物理接触的方式，可用栅极金属层上覆第一高k层和第二高k层。该方法也包括同时图案化NFET和PFET栅极叠层的栅极金属的第一层和栅极金属层的第二层。可用第一电介质层覆盖NFET栅极叠层和NFET栅极叠层的附近，且将NFET器件和PFET器件暴露于氧。氧到达第二高k层，并引起PFET器件的阈值电压的预定移动，而由于第一电介质层，防止氧到达第一高k层。

    【附图说明】

    现仅通过示例的方式参考附图描述本发明的实施例，其中：

    图1显示根据本发明的实施例的电路结构的横截面示意图，包括两种类型的器件中的相同的栅极金属和高k电介质层，以及压缩和拉伸的电介质层；

    图2显示已经沉积了各层，包括两种类型器件中共同的层，的处理中的一阶段的横截面示意图；

    图3显示栅极叠层图案化之后的处理中的一阶段的横截面示意图；

    图4显示本发明实施例的已形成栅极叠层和电极的处理状态的横截面示意图。

    图5显示本发明实施例的已移除间隙壁的处理中的随后阶段的横截面示意图；

    图6显示本发明的实施例的处理中的一阶段的横截面示意图，其中阻挡氧的受应力的电介质层覆盖NFET器件，且电路结构被暴露于氧；以及

    图7显示包含至少一个根据本发明的实施例的电路结构的处理器的象征性视图。

    【具体实施方式】

    应理解场效应晶体管(FET)在电子领域是已知的。FET的标准部件为源极、漏极、源极与漏极间的主体和栅极。主体通常为衬底的一部分，且其常被称为衬底。栅极覆盖主体且能够诱发源极和漏极之间的主体中的导电沟道。在通用术语中，沟道设置于主体中。栅极通过栅极绝缘体与主体分开。FET器件有两种类型：空穴导电型，称为PFET；以及电子导电型，称为NFET。通常，非排它地，PFET与NFET器件被连接到CMOS电路中。CMOS电路包含至少一PFET和至少一NFET器件。制造或处理时，当PFET与NFET器件被共同制作在同一芯片上时，涉及了CMOS工艺及制造CMOS结构。

    在FET操作中，固有的电属性是阈值电压。当源极和栅极之间的电压超过阈值电压时，FET能够在源极和漏极之间承载电流。由于阈值是器件的源极和栅极之间的电压差，通常NFET阈值电压是正值，而PFET阈值电压是负值。典型地，在电子领域中考虑两个阈值电压：低电压阈值(low voltagethreshold)、以及饱和阈值(saturation threshold)。饱和阈值是在源极和漏极之间施加高电压时的阈值电压，其低于低电压阈值。通常，在技术微型化的任何阶段，与较少功率限制的较高性能电路的器件阈值相比，较低功率的电路内的器件具有较高的阈值和典型地较差的性能。

    随着FET器件缩小到更小的尺寸，设置阈值电压的传统方法，即通过调整主体和沟道掺杂，失去了有效性。栅极材料的有效功函数，以及栅极绝缘体性质成为决定小型FET阈值的重要因素。这种所谓的小型FET具有典型的长度小于60nm的栅极，或栅极叠层，且在小于约1.7V的范围内工作。栅极叠层或栅极长度是在器件电流流动的方向上定义，在源极和漏极之间。对于小型FET，技术朝着使用金属栅极和作为栅极绝缘体的高k电介质进步。

    在具有低EOT栅极绝缘体的小型器件中，栅极的功函数可显著影响阈值电压。在本领域的通用术语中，相对于Si带隙表征栅极的功函数。例如，在本领域中，术语“能带边缘功函数”是指栅极具有类似n⁺或p⁺Si的功函数的功函数。同样地，“中间带隙”，或“四分之一带隙”功函数是指栅极看上去具有大概类似本征硅，或介于本证Si和重掺杂Si之间的功函数。所有其它的都相等，只有栅极功函数改变，对于栅极功函数从能带边缘值到中间带隙值，小型器件的阈值差在约0.3V‑0.5V的范围内。

    栅极绝缘体也可影响器件阈值。存在于栅极绝缘体内，或在栅极绝缘体界面上的任何电荷，的确会改变器件阈值。小型器件的栅极绝缘体中采用的各种高k材料的确会影响器件阈值。已知将包括高k材料的栅极电介质暴露于氧，可导致器件阈值在与好像将栅极功函数朝向p⁺硅功函数移动似地相同的方向上移动。这导致PFET器件阈值降低，即，使其变为较小的负电压，并且NFET器件阈值升高，即，使其变为较大的正电压。从器件阈值表现的方式来看，将高k材料暴露于氧导致高k材料与其暴露于氧之前的状态相比更负。这可能意味着净负电荷实际累积，或可能已存在的正电荷减少。在两种情况的任一中，高k材料的净电荷浓度，其将包含材料界面上的可能电荷，由于氧暴露而朝负方向移动。这种因为氧扩散到高k栅极电介质而产生的阈值移动，在本领域中已被报道过，例如：E Cartier在“2005 Symposium on VLSITechnology Digest of Technical Papers”的第230页所述。

    优选在相对低的温度下执行这种氧暴露，并且也优选在此之后不应再有高温工艺。因此，这种阈值移动操作应发生在器件制造后期，典型地在源极和漏极已活化之后。这种要求意味着必须在基本上已执行大部分工艺时的制造工艺的阶段，例如，栅极和栅极侧壁已全部就位，并且栅极绝缘体已掩蔽在可能的若干层各种材料下，暴露栅极电介质中的高k材料。但是，可能存在氧从周围到达栅极绝缘体的路径。此路径穿过氧化物、二氧化硅基的材料，或直接且横向穿过高k材料本身。氧化物典型地为衬里材料。衬里是薄绝缘层，其实质上保形沉积在所有结构上，具体地在栅极和源极/漏极区域上。在CMOS工艺中使用衬里是标准做法。从调整器件阈值的观点来看，关注的性质是衬里可被氧穿透。确实，如前面引用的，这种因为氧扩散通过衬里而产生的阈值移动，在本领域中是已知的。在已制备源极和漏极之后，可将栅极绝缘体从环境隔离的附加层是所谓的偏移间隙壁(offset spacers)。如本领域已知的，偏移间隙壁通常在栅极侧边上，对于源极/漏极扩展和晕注入，履行与常规的间隙壁相对于源极/漏极结的较深部分相同的角色。偏移间隙壁典型地也可由氧化物制成。结果，若FET暴露于氧，当衬里和偏移间隙壁覆盖栅极时，氧可在短时间内到达栅极绝缘体，以分钟或小时计。然而，在FET制造的任何给定特定实施例中，有在制造源极/漏极后覆盖栅极的更多或更少的层，但只要这些层不阻挡氧，它们就不会形成通过氧暴露来调整阈值的阻碍。

    优选的是可独立调整不同类型器件的阈值，意味着，会期望使用阈值调整技术，例如氧暴露，其方式为一种类型的器件的阈值被移动而不影响另一种类型的器件的阈值。本发明实施例教导这样一种器件阈值的选择性调整，通过使氧扩散到一种类型的FET的栅极电介质层，而另一种类型的FET不受影响。不受氧暴露影响的器件被不容许氧穿透的电介质层覆盖。这种阻挡氧的电介质层可为氮化物(SiN)。在本发明实施例中，该氮化物层不仅用来阻挡氧，而且其在这样的条件下沉积而处于受应力的状态，并且将此受应力的状态施加到FET沟道上。沟道中的此应力导致较高的器件性能。在氧暴露之后，具有改变的阈值的器件也得到适当受应力的电介质层，主要为改善其性能。

    虽然如本领域中所实践的，涉及金属栅极和高k电介质的器件制造是极其复杂的，但金属功函数的行为，以及高k材料的行为容许以简易工艺制造包含NFET和PFET器件两者的电路结构，该工艺可产出低功率、但高密度、且相对高性能的电路。工艺的简化意味着节省成本，因为较不冗繁的工艺和预期上较高的成品率两者。因为本领域因电路功耗已趋近系统冷却能力的极限，所以低功率是一项重要的特性。

    本发明实施例通过由均匀沉积的共同层制造两种类型的器件的栅极金属层来实现简化。与两种类型器件的制造不相容，且在处理一种器件类型时另一种类型必须被掩蔽的本领域的通常程序相比，此方式可节省大量掩模及工艺步骤。此外，在本发明的代表实施例中，利用栅极电介质层的毯式(blanket)层，也共同处理两种类型的器件的包含高k材料的栅极绝缘体，并省略工艺中的许多进一步步骤。

    图1显示根据本发明的实施例的电路结构100的横截面示意图，包括两种类型的器件中的相同的栅极金属层，以及压缩的和拉伸的电介质层。该图描述构成电路结构，典型地CMOS结构，的至少一个NFET和PFET器件的两个器件，NFET和PFET。

    应理解除了本发明实施例的元件，该图示出若干其他元件，因为他们是FET器件的标准部件。器件主体50为硅基材料，典型地为单晶。在本发明的代表实施例中，硅基材料主体50实质上为硅。在本发明的示范实施例中，器件主体50是衬底的一部分。衬底可为电子领域中已知的任何类型，例如体(bulk)、或绝缘层上半导体(SOI)、完全耗尽、或部分耗尽、FIN型、或任何其他类型。主体50分别设置有两种类型的器件的n‑沟道44和p‑沟道46。衬底或主体50，可具有各种导电类型的各种阱，以包封器件主体的不同的嵌套设置。未示出或进一步讨论这些和许多其他细节，因为对本公开的实施例并没有特别的重要性。图显示的典型地可能仅是电子芯片的一小部分，例如处理器，如由波浪虚线边界所示。典型地，器件在栅极叠层55、56顶部具有硅化物42。如本领域技术人员所知，这些元件都有其个别特性。因此，当本公开的图中采用共同的指示标号时，这是因为就本发明实施例而言，这些构件的个别特性没有特别的重要性。

    器件具有标准的侧壁偏移间隙壁30、31。对于本发明实施例，偏移间隙壁材料仅就附属于PFET器件的偏移间隙壁31来说是重要的，该偏移间隙壁材料利用氧暴露来调整其阈值，优选地可被氧穿透。本领域采用的这种间隙壁的典型材料是氧化物，满足氧的可穿透性要求。通常NFET器件的间隙壁30和PFET器件的间隙壁31在相同工艺步骤中被制造，且为相同材料。然而，对于本发明的代表实施例，偏移间隙壁30、31并不是必须的，且完全可不使用，或可在完成结构之前被去除。

    器件也显示如本领域已知的衬里21、22。这种衬里规则地用于标准CMOS工艺中。这种衬里的材料是氧化物，典型地二氧化硅(SiO₂)。衬里的传统角色是在各种工艺步骤期间，特别是在蚀刻步骤期间，保护栅极叠层55、56和源极/漏极结构区域。这种衬里典型地具有相对于氮化物层和硅的选择性蚀刻性质。PFET衬里21的材料，典型地SiO₂，容许氧扩散，提供氧到达栅极电介质11。当氧到达栅极绝缘体11时，其可将PFET的阈值电压偏移了期望的预定量。

    NFET栅极叠层和PFET栅极叠层两者都具有栅极金属层。NFET器件具有该栅极金属的第一层70，而PFET器件具有相同的栅极金属的第二层71。在两种类型的器件中，金属层与高k电介质栅极绝缘体直接界面连接。栅极金属的第一层70与NFET栅极绝缘体的第一高k层10直接接触，而栅极金属的第二层71与PFET栅极绝缘体的第二高k层11直接接触。

    在本发明实施例中，栅极金属层的材料可选自由W、Mo、Mn、Ta、TaN、TiN、WN、Ru、Cr、Ta、Nb、V、Mn、Re及其混合物所组成的组。

    在本发明实施例中，NFET器件的阈值可通过栅极金属材料和沉积栅极金属的方法来设定。考虑氧暴露以将PFET器件阈值移动约0.5V，接近硅带隙值的一半，可使用功函数离开n+值约四分之一个带隙的范围内的栅极金属材料。由于TiN可具有期望的大约四分之一带隙的功函数值，因此TiN层可用作这样的目的。使用这种栅极金属连同诸如HfO₂的适当的低EOT栅极绝缘体，可产生高于约0.5V的NFET器件饱和阈值，通常在约0.55V到约0.75V之间的范围内。也可考虑其他栅极材料，但通常在本发明的实施例中，第一和第二层70、71的栅极金属材料实质上由氮化钛构成。

    NFET器件还具有NFET栅极绝缘体。NFET栅极绝缘体包括第一高k材料层10。此第一高k材料层10与NFET器件的第一层70直接界面连接。PFET器件还具有PFET栅极绝缘体。PFET栅极绝缘体包括第二高k材料层11。此第二高k材料层11与PFET器件的第二层71直接界面连接。

    如本领域已知的，高k栅极电介质的共同性质是具有大于标准的氧化物(SiO2)栅极绝缘体材料的介电常数的介电常数，标准的氧化物(SiO₂)栅极绝缘体材料的介电常数具有约为3.9的值。图1描述了第一和第二高k材料层10、11为相同材料时的实施例。在本发明实施例中，第一和第二高k材料层10、11可以是ZrO₂、HfO₂、Al₂O₃、HfSiO、HfSiON和/或其混合物。在本发明的典型实施例中，可存在于栅极绝缘体10、11两者中的相同高k材料实质上是HfO₂。在两种类型的器件的栅极绝缘体中具有相同的高k材料是简化工艺的因素，但并非对于本发明的所有实施例都是必须的。NFET栅极绝缘体的第一高k层10可由与PFET栅极绝缘体的第二高k层11不同的高k材料构成。

    除了高k电介质层10、11之外，各个栅极绝缘体也可具有其他部件。通常在本发明实施例中，各电介质层10、11和器件主体50之间可存在非常薄的，约1nm或更薄的化学形成的氧化层12。但是，对于NFET或PFET栅极绝缘体，任何及所有的内部结构，或仅包含高k电介质之外任何结构的缺乏，均在本发明实施例范围内。在本发明的示范实施例中，HfO₂将用于第一和第二高k电介质层10、11两者，并HfO₂将覆盖薄的化学SiO₂层12。这种栅极绝缘体的EOT可介于约0.4nm至1.2nm之间。

    在本发明的典型实施例中，NFET栅极叠层55和PFET栅极叠层56是多层结构。除了所讨论的共同材料金属层70、71之外，其通常还包括多晶并且也可能是非晶形态的硅部分58、59。栅极叠层的顶部通常由硅化物层42组成。补充共同材料金属层70、71的任何及所有这种多层结构都包括在本发明范围内。

    作为两种类型的器件具有共同的栅极金属材料并且由共同的单层图案化的结果，电路结构100可利用邻接电极或结来实现。术语“邻接结(buttedjunction)”在电子领域中是熟知的，其是指两个电极，诸如来自相邻的PFET和NFET器件的源极/漏极结，以直接物理接触的方式并列设置，而其间没有隔离区域。没有隔离区域，电路密度可比具有隔离区域高，因为较少芯片区域被隔离结构占用。

    源极和漏极结的替换术语是源极和漏极电极，表示沟道及源极和漏极之间的电连接。而且，在深次微米代的FET中，传统的FET的源极/漏极结和主体，即对于NFET与p型器件主体形成结的n⁺区域，以及与n型器件主体形成结的p⁺区域，经历种种变化且可不类似教科书案例。本发明的实施例不受限制于NFET和PFET电极的任何特定实现。任何及所有变更，从完全金属肖特基势垒电极，到上面示范的传统结，到往下穿透至埋入绝缘层的电极，以及属于各种FIN器件主体的奇特形状结构，均在本发明实施例的范围内。电极的形状和实际实现并不重要。

    在不限制总体范围的情况下，图1显示常用于FET器件的电极配置。在图中，以暗色表示的硅化物区域，比掺杂区域穿透得更深，重申这是FET的典型配置，并且所示并无限制意图。对于所有电极，对于源极和漏极两者，并且对于NFET和PFET器件两者，若给电极的掺杂部分以某种指示标号，则给相同电极的硅化物部分以具有撇号的相同指示标号，例如，83和83’，对于PFET电极中的一个。

    包括第一电极80、80’的NFET电极80和80’及81和81’，邻接n‑沟道44，并能够与该n‑沟道44电连通。包括第二电极82、82’的PFET电极82和82’及83和83’，邻接p‑沟道46，并能够与p‑沟道46电连通。当源极对栅极电压超过阈值电压值时，电流可在任一器件的电极间通过各自沟道流动。如图所示，背对沟道的电极侧是邻接的。该第一电极80、81’和该第二电极82、82’以直接物理接触的方式彼此相对邻接。如果希望的话，当然可在器件之间引入隔离结构。所提出的制造方法容许电极邻接，但并非必要这样。如所示，例如NFET结81、81’并不与另一个结邻接，而是受到隔离结构99的限制，其显示为在本领域中已知的氧化物浅沟槽方案。对具有高k电介质和金属栅极的短FET器件的邻接结的更详细描述在2007年5月8日提交的标题为“具有金属栅极、高k电介质、以及邻接电极的器件(Deviceswith Metal Gate，High‑k Dielectric，and Butted Electrodes)”的美国专利申请案第11/745,994号中提出，其在此通过引用的方式并入本文中。

    图1进一步显示覆盖NFET栅极叠层55和NFET栅极叠层的附近的第一电介质层60的存在。第一电介质层60和该n‑沟道44处于拉伸应力状态，而拉伸应力通过第一电介质层60施加到n‑沟道44上。相似地，第二电介质层61覆盖PFET栅极叠层56和PFET栅极叠层的附近。第二电介质层61和p‑沟道46处于压缩应力状态，而压缩应力通过第二电介质层61施加到p‑沟道46上。术语附近表示栅极叠层55、56完全或部分地被受应力的电介质层包围。叠层55、56的附近可包括源极/漏极区域80、80’、81、81’、82、82’、83、83’，并且可能包括隔离结构99，以及硅主体材料50。

    通过使用受应力的电介质层在FET器件的沟道中诱导期望种类的应力在本领域是已知的。硅基材料中的电荷输运的性质是这样，在n‑沟道处于拉伸应力下，且p‑沟道处于压缩应力下，FET性能获得改善。如上所述，在本发明的典型实施例中，遵循此性能改善模式。

    在本发明的示范实施例中，该第一电介质层60和第二电介质层61两者实质上是氮化物(SiN)层，其可被沉积为处于压缩或拉伸应力状态下。应力氮化物层的厚度通常在约20nm至150nm之间。

    NFET和PFET器件的饱和阈值的绝对值高于约0.5V，该值确保低功耗。期望的，且大致对称的阈值‑意味着绝对大小大约相等‑在有目的的处理之后达到。

    遵循惯用术语，有时PFET阈值的讨论被提及而未用术语“绝对值”，或以明确的负号表示。然而，应理解，PFET阈值具有负的电压值。在形成并且图案化栅极叠层之后，NFET器件饱和阈值被设置到预定值，在约0.5V以上的范围内，且对应地PFET器件阈值可在约1.0V以上的范围内。但是，这样的PFET器件阈值可能太高，此外其并不与NFET器件阈值对称，而该对称通常会是有利特征。仅将PFET栅极叠层的第二高k电介质11暴露于氧，将PFET器件阈值朝p型硅带隙值移动约0.5V，也就是降低PFET器件阈值，而不改变NFET器件阈值。通过正确调整工艺，对于两种类型的器件可大致达到约四分之一带隙的阈值，在约0.5V以上。参见，例如，E Cartier在“2005Symposium on VLSI Technology Digest of Technical Papers”的第230页所述。在本发明的典型实施例中，NFET和PFET器件的饱和阈值的绝对值在约0.50V至约0.75V之间。

    第一高k材料层10具有第一电荷浓度，而第二高k材料层11具有第二电荷浓度，其浓度包括高k材料界面上的可能电荷。降低PFET器件的阈值，第二浓度就更负，也就是说与第一浓度相比，其往负方向移动。此移动表示第二高k材料层11的暴露于氧的历史。

    应了解如所有图一样，图1仅是示意性的表示。如本领域中已知的，结构中可能有比图中所示更多或更少的元件，但这些并不会影响本发明实施例的范围。

    进一步的讨论和图可能仅给出与产生图1的结构相关的工艺步骤。NFET、PFET、和CMOS的制造在本领域中已被良好地建立。应理解在这种工艺中涉及大量步骤，且每一个步骤可能实际上有本领域艺术人员已知的无尽的变体。更应了解已知工艺技术的整个范围对制造本公开的器件结构是可用的，因此仅详细描述与本发明实施例相关的那些工艺步骤。

    图2显示工艺中已沉积多个层(包括共同层)的阶段的横截面示意图。此图显示图1所示实施例的变体。取代邻接结，其显示当隔离结构99位于第一电极80、80’和第二电极82、82’的未来位置之间时的已讨论过的实施例。也如在先前的代表实施例中所示，在此图中，第一高k材料10和第二高k材料11从共同沉积的相同高k材料层15图案化。薄的化学氧化层12界面连接在主体50和相同材料层15之间。图2也显示高k材料层15被共同的栅极金属层75覆盖，其方式为相同的高k材料层15与栅极金属层75直接物理接触。若在替换的实施例中，对于两种类型器件，高k材料不相同，栅极金属层75会覆盖不同的第一和第二高k材料层。

    在本发明的代表实施例中的共同的栅极金属层75是TiN，其可对于NFET器件产生期望的阈值。

    电介质层15和金属层75典型地，但不必须可被其他材料层覆盖，其他材料层典型但不必须为多晶和/或非晶Si，在图案化之后其会是栅极叠层55、56的一部分。这些层的细节对于本发明实施例并不重要，因此其被集中在一起表示为57。

    在形成所有这些层，薄氧化层12、高k电介质层15、栅极金属75、以及附加层57期间，不必使用即使一个掩模。所有这些层都是毯式形成(blanketformed)，或设置在PFET器件和NFET器件两者的区域上。最后，图2显示在准备图案化栅极叠层时，如本领域已知的掩模层125也已形成。

    图3表示栅极图案化之后的工艺中的阶段的横截面示意图。栅极叠层55、56已通过本领域已知的蚀刻方法创建。如所示，高k电介质层和薄的氧化层12仍就位。图3表示图案化栅极金属层75的结果。如本领域技术人员所知，处理这些层有许多可能性。其可与栅极叠层一起被蚀刻，或之后蚀刻，或可能保留就位。所有这些可能性都包含在本发明范围内。

    图4表示已形成栅极叠层和电极的本发明实施例的工艺状态的横截面示意图。在图案化栅极叠层55、56之后，利用本领域已知的工艺步骤，NFET和PFET器件达到所描绘的制造阶段。示出间隙壁65、66，因为其为涉及源极/漏极制造以及电极80’、81’、82’、83’和栅极42的硅化的元件，如本领域已知的。间隙壁65、66典型地由氮化物制成。

    器件的电极已经过高热预算工艺。在FET工艺中，典型地在源极/漏极电极制造期间达到最大的温度预算，其是指暴露温度和时间的组合。因为已制备源极和漏极，图4的结构已经受过这种高温制造步骤，因此该结构不必暴露于进一步的高温度预算处理。从本发明实施例的观点来看，暴露于高温度预算意味着与源极/漏极制造中使用的可比较的热处理。

    图5显示本发明实施例的工艺中已移除间隙壁的后续阶段的横截面示意图。在标准FET制造中，间隙壁65、66将经过许多后续工艺步骤而保留就位。然而，在本发明实施例中，仍未完成通过将PFET器件暴露于氧的最终阈值调整。PFET器件的由氮化物制成的间隙壁66，将阻挡氧穿透到栅极电介质层11的高k材料。因此，PFET器件的间隙壁必须被移除。NFET器件的间隙壁65可保留就位，作为防止氧穿透的阻挡。

    然而，在本发明的代表实施例中，也移除NFET器件间隙壁65，以被优选在合适的应力下的电介质层取代。在本发明的代表实施例中，保护NFET器件的高k电介质层和为较高性能提供应力的双重角色合并为一个。因此，通常，但非必要地，两个间隙壁65、66都被移除。移除通过本领域已知方式蚀刻来完成。例如，比例为5∶1∶1.6的甘油酸酯化(glycerated)稀释的氢氟酸相对于硅、氧化物、和金属选择性蚀刻氮化物，在氮化物被蚀刻时，该材料可暴露在晶片表面上。

    图6显示本发明实施例的工艺中的阻挡氧的受应力的电介质层60覆盖NFET器件，且电路结构暴露于氧101的阶段的横截面示意图。在施加适当的阻挡掩模之后，如本领域已知的，NFET器件被覆盖第一栅极叠层55和NFET栅极叠层的附近的第一电介质层60覆盖。第一电介质层60和n‑沟道44处于拉伸应力状态，该拉伸应力由第一电介质层60施加到n‑沟道44上。而且，这样选择第一电介质层60以作为防御氧穿透的阻挡物。在本发明的典型实施例中，第一电介质层60是氮化物(SiN)层。图6也表示暴露于氧101的步骤。此暴露可利用炉或快速热退火在约200℃至350℃的低温下发生。暴露于氧101的持续时间可大幅改变，从约2分钟至约150分钟。因为在暴露期间，氧被第一电介质层60阻挡而不能穿透到NFET器件的第一高k材料层10，但氧能够穿透到PFET器件的第二高k材料层11。在图6所示实施例中，第一和第二高k材料层10、11为相同材料，典型地HfO₂。PFET器件的阈值移动量取决于氧暴露参数，主要取决于该程序的温度及持续时间。在本发明的示范实施例中，如此选择阈值移动的大小使得最终的PFET器件阈值也对应于大约四分之一带隙值功函数栅极。在本发明的代表实施例中，NFET和PFET器件的饱和阈值的绝对值在约0.50V和约0.75V之间。

    在氧暴露步骤后，PFET器件以处于压缩应力状态下的第二电介质层61覆盖，压缩应力被施加到p‑沟道46。此第二电介质层61可以以保形或非保形的方式放置。在本发明的示范实施例中，第二电介质层61是氮化物(SiN)层。受应力的电介质层及其通过SiN的实现在2007年3月6日提出申请的标题为“Enhanced Transistor Performance by Non‑Conformal Stressed Layers”的美国专利申请案第11/682,554号中被更详细讨论，在此通过引用的方式并入。第二电介质层61就位的情况下，即得到参考图1显示和讨论的结构。

    电路结构及其布线可利用本领域技术人员已知的标准步骤来完成。

    图7显示含有至少一个根据本发明实施例的CMOS电路的处理器的象征性视图。这样一个处理器900具有至少一个芯片901，其包含至少一个电路结构100，具有至少一NFET和一PFET，其栅极长度在约60nm以下，并具有高k栅极电介质和包括与高k电介质界面连接的共同栅极金属的栅极叠层。FET的饱和阈值对于低功耗被最优化，其绝对值在约0.5V以上。处理器900可以是能够从本发明实施例受益的任何处理器，其在低功率下产生高性能。以所公开的结构的实施例制造的处理器的代表性实施例为数字处理器，典型地常见于计算机的中央处理器联合装置(complex)中；数字/模拟的混合处理器，典型的常见于通讯设备中；及其它。

    在前面的说明中，已参考具体实施例描述本发明。然而，本领域普通技术人员应理解可在不偏离如所附权利要求阐明的本发明范围下做出各种修改和改变。因此，说明书和附图被认为是说明性的而非限制性的，且所有这些修改旨在被包括在本发明范围内。

    上面已关于具体实施例描述益处、其他优点、及问题的解决方案。然而，这些益处、优点、及问题的解决方案，以及可产生任何益处、优点、或解决方案或使其变得更显著的任何要素不被解释为任何或所有权利要求的关键的、必需的、或本质的特征，或要素。

    根据上述教导，许多本发明的修改和变体是可能的，且对本领域技术人员是明显的。本发明的范围由所附的权利要求所界定。