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基于选择路径的相位因子结合电路，涉及集成电路设计领域。它解决了现有正交频分复用技术中，采用时域交织分割部分传输序列法在操作过程中的数据阻塞的问题。提供一种基于选择路径的相位因子结合电路，其工作过程为：在每一个时钟周期时，状态机输出四个控制信号，四个选择器分别根据所述状态机输出的四个控制信号选择对应的累加器进行输出，在四个时钟周期后，完成与相位因子结合所产生的数据的累加过程，基于选择路径的相位因子的结合过程与数据的IFFT变换速度同步，不会造成数据的阻塞，并且不需要寄存器存储数据，硬件消耗很低。本发明适用于现有OFDM系统的PTS方法中。

1、  基于路径选择的相位因子结合电路，其特征是它包括时钟单元(1)、状态机(2)、四个乘法器、四个累加器(ADD1、ADD2、ADD3、ADD4)和四个选择器(MUX1、MUX2、MUX3、MUX4)；
待处理数据分别通过第一个路径(path1)、第二个路径(path2)、第三个路径(path3)和第四个路径(path4)同时与四路相位因子通过四个乘法器相乘，然后所述四个乘法器分别输出信号给四个选择器，所述四个选择器(MUX1、MUX2、MUX3、MUX4)分别输出信号给四个累加器(ADD1、ADD2、ADD3、ADD4)；
时钟单元(1)输出时钟信号给状态机(2)，所述状态机(2)输出四个控制信号分别给四个选择器(MUX1、MUX2、MUX3、MUX4)；
在各时钟周期Clock，状态机(2)输出的四个控制信号为：

n为整数，且n≥0；
当第i个选择器(MUXi)的控制信号Ctr_i为00时，第i个选择器(MUXi)将其输入的信号输出给第一个累加器(ADD1)；
当第i个选择器(MUXi)的控制信号Ctr_i为01时，第i个选择器(MUXi)将其输入的信号输出给第二个累加器(ADD2)；
当第i个选择器(MUXi)的控制信号Ctr_i为10时，第i个选择器(MUXi)将其输入的信号输出给第三个累加器(ADD3)；
当第i个选择器(MUXi)的控制信号Ctr_i为11时，第i个选择器(MUXi)将其输入的信号输出给第四个累加器(ADD4)；
所述i的值为1、2、3、4。

2、  根据权利要求1所述的基于选择路径的相位因子结合电路，其特征在于，第i个累加器(ADDi)由加法器(adderi)和寄存器(Ri)组成，所述加法器将输入信号与累加器寄存器(Ri)的输出信号相加之后再输出给累加器寄存器(Ri)。

基于选择路径的相位因子结合电路
本发明涉及集成电路设计领域，具体涉及通信领域的一种集成电路。
背景技术
由于正交频分复用(OFDM)技术具有频带利用率高、抗多径衰落能力强等优点，越来越多地引起人们的关注。然而OFDM系统的主要缺点是具有较大峰值平均功率比(PAPR)，容易造成非线性失真，导致信号畸变，使系统性能恶化，因此需要设法将其降低。降低OFDM信号的PAPR方法主要包括直接剪切法、反复剪切和滤波技术、压缩扩展技术、编码技术、选择映射法(SLM)和部分传输序列法(PTS)等。其中PTS方法是一种无失真的相位优化技术，能有效地降低OFDM信号的PAPR。但是，PTS方法需要执行多个傅立叶逆变换(IFFT)操作，具有较高的计算复杂度。然而，基于循环移位的思想，时域交织分割PTS方法只需要一次IFFT。此方法原理如图1所示，PTS方法主要包括三个单元：1个N点的IFFT处理单元，1个相位因子结合单元，1个PAPR优化单元，所述方法的过程为：
首先将频域数据X＝[X₀，X₁，...，X_N-1]通过IFFT变成时域数据x＝[x₀，x₁，...，x_N-1]，然后对时域数据x进行循环移位并且与M个相位因子向量dm=[d0m,d1m,...,dV-1m]]]>结合即可得到M组备选信号xm=[x0m,x1m,...,xN-1m],]]>x^m的信号点可以表示为
xnm=Σi=0V-1dim{x((n-iN/V))NRn}]]>
这里N是子载波个数，V是相位因子向量中元素的个数，{x((n-iN/V))_NR_n}是序列x循环右移iN/V个位置所得的序列，其中n＝0，1，..，N-1，i＝0，1，...，V-1，m＝1，2，..，M。最后计算每组备选信号的PAPR并且选择PAPR最低的备选信号x’发送给接收端。
针对子载波为N＝128，V＝4的情况(N，V取其他值时与此同理)，时域交织分割PTS所得备选信号点可以表示为
xnm=Σi=03dim{x((n-i×32))128Rn}]]>
其中n的值分别为0、32、64、96时的信号点可以表示为
x0m=d0mx0+d1mx96+d2mx64+d3mx32]]>
x32m=d0mx32+d1mx0+d2mx96+d3mx64]]>
x64m=d0mx64+d1mx32+d2mx0+d3mx96]]>
x96m=d0mx96+d1mx64+d2mx32+d3mx0]]>
备选信号的数据点x₀^m，x₃₂^m，x₆₄^m，x₉₆^m只是由x₀，x₆₄，x₃₂，x₉₆这4个数据与相位因子结合即可得到，并且对于流水线结构的IFFT处理器，如果输入数据是顺序输入，则输出数据是逆序排列，因此首先出来的数据是x₀，x₆₄，x₃₂，x₉₆.。根据上面的等式，当四个数据x₀，x₆₄，x₃₂，x₉₆.获得的时候，相位因子结合的操作立即可以进行，而不用等待IFFT处理器完成N点的IFFT计算，也不需要循环移位的操作，只是利用出来的数据逆序关系即可。
相位因子结合的过程如图2所示，来自IFFT单元的数据与4个相位因子相乘后所得的结果沿着图2中箭头的方向水平右移，需要16个存储单元将其数据存储。4个时钟周期之后，16个存储单元填满，数据路径被改变成图3的形式，然后对每个路径中的四个数据做累加操作，经过4个时钟周期即可得到备选信号的信号点x₀^m，x₃₂^m，x₆₄^m，x₉₆^m。等到数据累加结束，数据路径恢复到图2的形式，然后重复之前的操作。
使用上述方法操作，得到备选信号的4个信号点需要8个时钟周期，则相位因子的结合的速度比IFFT单元过来的数据的速度慢，会造成数据堵塞。
发明内容
本发明为解决现有正交频分复用(OFDM)技术中，采用时域交织分割PTS方法在实现PAPR优化的过程中存在数据阻塞的问题，提供一种基于选择路径的相位因子结合电路，它包括时钟单元、状态机、四个乘法器、四个累加器和四个选择器；
待处理数据分别通过第一个路径、第二个路径、第三个路径和第四个路径同时与四路相位因子通过四个乘法器相乘，然后所述四个乘法器分别输出信号给四个选择器，所述四个选择器分别输出信号给四个累加器；
时钟单元输出时钟信号给状态机，所述状态机输出四个控制信号分别给四个选择器；
在各时钟周期Clock，状态机输出的四个控制信号为：

n为整数，且n≥0；
当第i个选择器的控制信号Ctr_i为00时，第i个选择器将其输入的信号输出给第一个累加器；
当第i个选择器的控制信号Ctr_i为01时，第i个选择器将其输入的信号输出给第二个累加器；
当第i个选择器的控制信号Ctr_i为10时，第i个选择器将其输入的信号输出给第三个累加器；
当第i个选择器的控制信号Ctr_i为11时，第i个选择器将其输入的信号输出给第四个累加器；所述i的值为1、2、3、4。
有益效果：采用基于选择路径的相位因子结合电路，在数据操作过程中，选择器根据状态机输出的控制信号，输出信号给累加器，不需要等待时间，只需要4个时钟周期就能够获得一批新的信号点，相位因子的结合速度与IFFT单元输出的数据的速度一致，不会造成数据移动过程中堵塞的现象，并且不需要寄存器存储数据，硬件消耗很低。
附图说明
图1是时域交织分割PTS的原理图，图2是相位因子的结合过程中数据平行移动的示意图，图3是相位因子的结合过程中数据交叉移动的示意图，图4是本发明的基于选择路径的相位因子结合电路的结构示意图。
具体实施方式
具体实施方式一：参见图4说明本具体实施方式。基于选择路径的相位因子结合电路，它包括时钟单元1、状态机2、四个乘法器、四个累加器ADD1、ADD2、ADD3、ADD4和四个选择器MUX1、MUX2、MUX3、MUX4；
待处理数据分别通过第一个路径path1、第二个路径path2、第三个路径path3和第四个路径path4同时与四路相位因子通过四个乘法器相乘，然后所述四个乘法器分别输出信号给四个选择器MUX1、MUX2、MUX3、MUX4，所述四个选择器分别输出信号给四个累加器ADD1、ADD2、ADD3、ADD4；
时钟单元1输出时钟信号给状态机2，所述状态机2输出四个控制信号分别给四个选择器MUX1、MUX2、MUX3、MUX4；
在各时钟周期Clock，状态机2输出的四个控制信号参见表1：
表1

具体为：在第4n+1个时钟周期时，状态机输出的四个控制信号为：00、01、10、11，在第4n+2个时钟周期时，状态机输出的四个控制信号为：10、11、00、01，在第4n+3个时钟周期时，状态机输出的四个控制信号为：01、10、11、00，在第4n+4个时钟周期时，状态机输出的四个控制信号为：11、00、01、10；
n为整数，且n≥0；
当第i个选择器MUXi的控制信号Ctr_i为00时，第i个选择器MUXi将其输入的信号输出给第一个累加器ADD1；
当第i个选择器MUXi的控制信号Ctr_i为01时，第i个选择器MUXi将其输入的信号输出给第二个累加器ADD2；
当第i个选择器MUXi的控制信号Ctr_i为10时，第i个选择器MUXi将其输入的信号输出给第三个累加器ADD3；
当第i个选择器MUXi的控制信号Ctr_i为11时，第i个选择器MUXi将其输入的信号输出给第四个累加器ADD4；
所述i的值为1、2、3、4。
在实际应用时，本实施方式的基于选择路径的相位因子结合电路的信号输入端与IFFT电路的信号输出端连接，当所述IFFT电路输出数据序列中第一组数据为：x₉₆、x₃₂、x₆₄、x₀时，本实施方式所述的基于选择路径的相位因子结合电路的工作过程为：
在第1个时钟周期时，待处理数据x0分别通过第一个路径path1、第二个路径path2、第三个路径path3和第四个路径path4同时与四路相位因子d₀^m、d₁^m、d₂^m、d₃^m通过四个乘法器相乘，获得的四个数据分别为x₀d₀^m、x₀d₁^m、x₀d₂^m、x₀d₃^m；
同时状态机2输出的四个控制信号分别为：00、01、10、11，第一个选择器MUX1根据输入的控制信号00将数据x₀d₀^m移入到第一个累加器ADD1中，第二个选择器MUX2根据输入的控制信号01将数据x₀d₁^m移入到第二个累加器ADD2中，第三个选择器MUX3根据输入的控制信号10将数据x₀d₂^m移入到第三个累加器ADD3中，第四个选择器MUX4根据输入的控制信号11将数据x₀d₃^m移入到第四个累加器ADD4中；
此时第一个累加器ADD1、第二个累加器ADD2、第三个累加器ADD3和第四个累加器ADD4中的数据分别为x₀d₀^m、x₀d₁^m、x₀d₂^m、x₀d₃^m；
在第2个时钟周期，待处理数据x₆₄分别通过第一个路径path1、第二个路径path2、第三个路径path3和第四个路径path4同时与四路相位因子d₀^m、d₁^m、d₂^m、d₃^m通过四个乘法器相乘，获得的四个数据分别为x₆₄d₀^m、x₆₄d₁^m、x₆₄d₂^m、x₆₄d₃^m；
同时状态机2输出的四个控制信号分别为：10、11、00、01，第一个选择器MUX1根据输入的控制信号10将数据x₆₄d₀^m移入到第三个累加器ADD3中，第二个选择器MUX2根据输入的控制信号11将数据x₆₄d₁^m移入到第四个累加器ADD4中，第三个选择器MUX3根据输入的控制信号00将数据x₆₄d₂^m移入到第一个累加器ADD1中，第四个选择器MUX4根据输入的控制信号01将数据x₆₄d₃^m移入到第二个累加器ADD2中；
此时第一个累加器ADD1、第二个累加器ADD2、第三个累加器ADD3和第四个累加器ADD4中的数据分别为x₆₄d₂^m+x₀d₀^m、x₆₄d₃^m+x₀d₁^m、x₆₄d₀^m+x₀d₂^m、x₆₄d₁^m+x₀d₃^m
在第3个时钟周期，待处理数据x₃₂分别通过第一个路径path1、第二个路径path2、第三个路径path3和第四个路径path4同时与四路相位因子d₀^m、d₁^m、d₂^m、d₃^m通过四个乘法器相乘，获得的四个数据分别为x₃₂d₀^m、x₃₂d₁^m、x₃₂d₂^m、x₃₂d₃^m，此时状态机2输出的四个控制信号分别为：01、10、11、00，第一个选择器MUX1根据输入的控制信号01将数据x₃₂d₀^m移入到第二个累加器ADD2中，第二个选择器MUX2根据输入的控制信号10将数据x₃₂d₁^m移入到第三个累加器ADD3中，第三个选择器MUX3根据输入的控制信号11将数据x₃₂d₂^m移入到第四个累加器ADD4中，第四个选择器MUX4根据输入的控制信号00将数据x₃₂d₃^m移入到第一个累加器ADD1中；
此时第一个累加器ADD1、第二个累加器ADD2、第三个累加器ADD3和第四个累加器ADD4中的数据分别为：x₃₂d₃^m+x₆₄d₂^m+x₀d₀^m、x₃₂d₀^m+x₀d₁^m+x₆₄d₃^m、x₃₂d₁^m+x₆₄d₀^m+x₀d₂^m、x₃₂d₂^m+x₆₄d₁^m+x₀d₃^m；
在第4个时钟周期，待处理数据x₉₆分别通过第一个路径path1、第二个路径path2、第三个路径path3和第四个路径path4同时与四路相位因子d₀^m、d₁^m、d₂^m、d₃^m通过四个乘法器相乘，获得的四个数据分别为x₉₆d₀^m、x₉₆d₀^m、x₉₆d₂^m、x₉₆d₃^m；
同时状态机2输出的四个控制信号分别为：11、00、01、10，第一个选择器MUX1根据输入的控制信号11将数据x₉₆d₀^m移入到第四个累加器ADD4中，第二个选择器MUX2根据输入的控制信号00将数据x₉₆d₁^m移入到第一个累加器ADD1中，第三个选择器MUX3根据输入的控制信号01将数据x₉₆d₂^m移入到第二个累加器ADD2中，第四个选择器MUX4根据输入的控制信号10将数据x₉₆d₃^m移入到第三个累加器ADD3中；
此时第一个累加器ADD1、第二个累加器ADD2、第三个累加器ADD3和第四个累加器ADD4中的数据分别为：x₉₆d₁^m+x₃₂d₃^m+x₆₄d₂^m+x₀d₀^m、x₉₆d₂^m+x₃₂d₀^m+x₀d₁^m+x₆₄d₃^m、x₉₆d₃^m+x₃₂d₁^m+x₆₄d₀^m+x₀d₂^m、x₉₆d₀^m+x₃₂d₂^m+x₆₄d₁^m+x₀d₃^m；
此时得到第一批信号点x₀，x₃₂，x₆₄，x₉₆；
在第5、6、7、8个时钟周期，重复第1、2、3和4个时钟周期的过程，获得其它的信号点，即，每4个时钟周期得到一批新的信号点，数据传输过程中，相位因子结合速度与IFFT电路输出的数据速度相同，解决了数据阻塞问题本发明不需要寄存器存储数据，硬件消耗很低。
具体实施方式二：本具体实施方式与具体实施一所述的基于选择路径的相位因子结合电路的区别在于，第i个累加器ADDi由加法器adderi和寄存器Ri组成，所述加法器将输入信号与累加器寄存器Ri的输出信号相加之后再输出给累加器寄存器Ri。
在实际应用过程中，在第一个时钟周期之前，将寄存器Ri清零。