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1、10申请公布号CN102024784A43申请公布日20110420CN102024784ACN102024784A21申请号201010265499022申请日2010082561/244,76620090922US12/789,04620100527USH01L23/52220060171申请人台湾积体电路制造股份有限公司地址中国台湾新竹72发明人孙诗平张志豪钟朝安李宗霖李忠儒林经祥74专利代理机构北京市德恒律师事务所11306代理人陆鑫熊须远54发明名称用于MOS器件的块状接触塞57摘要一种集成电路结构包括半导体衬底；栅极层叠件，上覆半导体衬底；栅极隔离件，在栅极层叠件的侧壁上；第一接触。
2、塞，具有接触栅极隔离件侧壁的内缘和与栅极层叠件的顶面相齐的顶面；以及第二接触塞，在第一接触塞的上方并接触第一接触塞。第二接触塞的截面积比第一接触塞的截面积小。30优先权数据51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书4页附图11页CN102024798A1/2页21一种集成电路结构，包括半导体衬底；栅极层叠件，上覆所述半导体衬底；栅极隔离件，在所述栅极层叠件的侧壁上；第一接触塞，包括接触所述栅极隔离件的内缘和与所述栅极层叠件的顶面相齐的顶面；以及第二接触塞，在所述第一接触塞上方且接触所述第一接触塞，其中，所述第二接触塞的截面积比所述第一接触塞的截面积小。2。
3、根据权利要求1所述的集成电路结构，还包括源极/漏极区域，在所述半导体衬底中邻近所述栅极层叠件的侧壁；以及硅化物区域，在所述源极/漏极区域中邻近所述栅极隔离件的侧壁，其中，所述第一接触塞包括接触所述硅化物区域的底面。3根据权利要求1所述的集成电路结构，还包括源极/漏极区域，在所述半导体衬底中并邻近所述栅极层叠件的侧壁；浅槽隔离STI区域，在所述半导体衬底中并具有与所述源极/漏极区域邻接的内缘；以及硅化物区域，在所述源极/漏极区域上并邻近所述栅极隔离件的侧壁，其中，所述硅化物区域具有与所述STI区域相分隔的外缘。4根据权利要求1所述的集成电路结构，还包括源极/漏极区域，在所述半导体衬底中并邻近所述。
4、栅极层叠件的侧壁；以及浅槽隔离STI区域，在所述半导体衬底中并具有与所述源极/漏极区域邻接的内缘，其中，所述第一接触塞还包括与所述STI区域的内缘垂直对准的外缘。5根据权利要求1所述的集成电路结构，还包括源极/漏极区域，在所述半导体衬底中并邻近所述栅极层叠件的侧壁；以及浅槽隔离STI区域，在所述半导体衬底中并具有与所述源极/漏极区域邻接的内缘，其中，所述第一接触塞包括比所述STI区域的内缘距离所述栅极层叠件更远的外缘。6根据权利要求1所述的集成电路结构，还包括源极/漏极区域，在所述半导体衬底中并邻近所述栅极层叠件的侧壁；以及浅槽隔离STI区域，在所述半导体衬底中并具有与所述源极/漏极区域邻接的。
5、内缘，其中，所述第一接触塞包括比所述STI区域的内缘更接近所述栅极层叠件的外缘。7根据权利要求1所述的集成电路结构，其中，所述第一接触塞的顶面与所述栅极隔离件的顶面相齐。8一种集成电路结构，包括半导体衬底；栅极层叠件，上覆所述半导体衬底并具有第一侧壁和第二侧壁；第一栅极隔离件，上覆所述半导体衬底并在所述栅极层叠件的第一侧壁上；第二栅极隔离件，上覆所述半导体衬底并在所述栅极层叠件的第二侧壁上；第一接触塞，上覆所述半导体衬底并在所述第一栅极隔离件的侧壁上；以及权利要求书CN102024784ACN102024798A2/2页3第二接触塞，上覆所述半导体衬底并在所述第二栅极隔离件的侧壁上，其中，所述。
6、栅极层叠件和所述第一接触塞之间的间距基本等于所述栅极层叠件和所述第二接触塞之间的间距。9根据权利要求8所述的集成电路结构，其中，所述第一接触塞的顶面与所述栅极层叠件的顶部相齐，并且所述第一接触塞的顶面与所述栅极隔离件的顶部相齐。10根据权利要求8所述的集成电路结构，还包括第三接触塞，上覆并接触所述第一接触塞，其中所述第三接触塞的截面积比所述第一接触塞的截面积小。11根据权利要求8所述的集成电路结构，其中所述栅极层叠件包括栅极电介质，上覆所述半导体衬底；以及金属栅极，在所述栅极电介质的上方。12根据权利要求8所述的集成电路结构，其中所述栅极层叠件包括栅极电介质，上覆所述半导体衬底；以及完全硅化的。
7、栅极，在所述栅极电介质的上方。13根据权利要求8所述的集成电路结构，其中所述栅极层叠件包括栅极电介质，上覆所述半导体衬底；多晶硅区域，在所述栅极电介质的上方；以及金属硅化物，在所述多晶硅区域的上方。14一种集成电路结构，包括半导体衬底，具有有源区域；浅槽隔离STI区域，在所述半导体衬底中并在所述有源区域外部；栅极层叠件，上覆所述半导体衬底的有源区域；栅极隔离件，在所述栅极层叠件的侧壁上并上覆所述半导体衬底的有源区域；源极/漏极区域，在所述半导体衬底的有源区域中并在所述栅极层叠件和所述STI区域之间；硅化物区域，在所述源极/漏极区域上并在所述栅极隔离件和所述STI区域之间；第一介电层，上覆至少一。
8、部分的所述STI区域，其中所述第一介电层包括与所述栅极隔离件的顶面相齐的顶面；第一接触塞，在所述第一介电层中并接触所述硅化物区域，其中所述第一接触塞包括接触所述栅极隔离件的侧壁的内缘；第二介电层，上覆所述第一介电层和至少一部分的所述第一接触塞；以及第二接触塞，在所述第二介电层中并接触所述第一接触塞。15根据权利要求14所述的集成电路结构，其中，所述第一接触塞具有比所述第二接触塞的第二截面积大的第一截面积，其中所述第一截面积和所述第二截面积是从顶视图的角度观察得到的，所述第二接触塞的整个底面接触所述第一接触塞，其中部分的所述第一接触塞延伸至直接位于所述STI区域的上方，以及其中，所述第一接触塞和。
9、所述第二接触塞由不同的材料形成。权利要求书CN102024784ACN102024798A1/4页4用于MOS器件的块状接触塞技术领域0001本发明一般涉及集成电路，更特别地，涉及金属氧化物半导体MOS器件和用于连接到MOS器件的接触塞。背景技术0002在现代集成电路中，半导体器件形成在半导体衬底上，并且通过金属化层连接。金属化层通过接触塞CONTACTPLUG连接到半导体器件。同样地，外部焊盘也通过接触塞连接到半导体器件。0003典型地，接触塞的形成工艺包括在半导体器件的上方形成层间电介质ILD，在ILD内形成接触开口，以及用金属材料填充接触开口。但是，随着集成电路尺寸按比例缩小需要的增大，。
10、上面讨论的工艺存在很多缺点。当水平尺寸例如，相邻多晶硅线之间的POPO间距不断收缩时，圆形接触塞的直径以及接触塞和硅化物之间的接触面积的直径也减小。ILD的厚度不是按照与接触塞的宽度减小相同的比例而减小。因此，接触塞的纵横比增大，导致接触形成工艺越来越困难。0004集成电路的尺寸按比例缩小导致几个问题。首先，在其中不产生孔隙的情况下填充接触开口变得越来越困难。其次，接触塞经常与源极/漏极硅化物区域物理接触，因此产生接触电阻。然而，由于金属和金属硅化物之间的接触电阻通常很高，所以接触塞和下层硅化物区域之间的接触面面积的减小使得已经很高的接触电阻被进一步恶化。第三，形成接触开口的工艺窗口变得越来越。
11、窄。接触开口形成中的失准可引起短路或开路，导致产量损失。因此，接触塞的形成已经成为集成电路尺寸按比例缩小的瓶颈。发明内容0005根据本实施例的一个方面，一种集成电路结构包括半导体衬底；栅极层叠件GATESTACK，上覆半导体衬底；栅极隔离件，在栅极层叠件的侧壁上；第一接触塞，具有接触栅极隔离件侧壁的内缘，其顶面与栅极层叠件的顶面相齐；以及第二接触塞，在第一接触塞的上方并接触第一接触塞。第二接触塞的截面积比第一接触塞的截面积小。0006还公开了其他实施例。附图说明0007为了更全面地理解本发明和其优势，将下面结合附图的描述作为参考，其中0008图1A到图6B为根据实施例的在集成电路结构制造中的各。
12、个中间阶段的截面图；0009图7到图14为根据另一实施例的在集成电路结构制造中的各个中间阶段的截面图。具体实施方式0010下面，将详细描述本发明实施例的实施和使用。然而，应该认识到，本发明提说明书CN102024784ACN102024798A2/4页5供了很多可以体现为特定内容的多种变体的适用发明理念。所描述的特定实施例仅仅是实施和使用本发明的特定方式的说明，其并不用于限制本发明的范围。0011根据实施例，提供了一种包括金属氧化物半导体MOS器件的新型集成电路结构及其制造方法。示出了制造实施例的中间阶段。然后讨论实施例的各种变体。贯穿各个视图和说明性实施例，使用相同的参考标号表示相同的元件。。
13、0012图1A和1B分别示出了实施例的截面图和顶视图。参考图1A，形成MOS器件10。MOS器件10形成在半导体衬底12的表面，半导体衬底12可由众所周知的半导体材料形成，如硅、锗、锗化硅、砷化镓等。半导体衬底12也可以是块状硅衬底或绝缘硅SOI衬底。在半导体衬底12中形成浅槽隔离STI区域14并分隔用来在其上形成源极、漏极和栅极层叠件的有源区域16。MOS器件10还可包括源极区域和漏极区域此后称作源极/漏极区域18、轻掺杂源极/漏极LDD区域20和源极/漏极硅化物区域22。在有源区域16的上方形成包括栅极电介质26和栅电极28的栅极层叠件。如本领域技术人员所熟知，栅极电介质26可由氧化硅、氮。
14、化硅、氮氧化硅和/或高K介电材料形成。栅电极28可包括含硅部分如，多晶硅和在含硅部分顶部上的栅极硅化物未显示。栅极隔离件30形成在栅极层叠件的侧壁上。MOS器件10的所述部件的形成工艺是本领域的熟知技术，因此此处不再赘述。图1B示出了图1A中所示结构的顶视图。0013图2A示出了层间电介质ILD32的形成，ILD32可选地被称作ILD132，这是由于它是合成的ILD的第一层。ILD132的形成工艺包括使ILD覆盖形成到比栅电极28的顶面高的水平面，然后执行化学机械研磨CMP来使ILD层平坦化以形成ILD132。ILD132的顶面可比栅极隔离件30和栅电极28稍高。ILD132可由氧化物、氮化物。
15、、氮氧化物和包括通过等离子增强化学汽相沉积PECVD、旋涂玻璃法SOG或其它电介质旋涂法SPINONDIELECTRIC，SOD形成的碳基层、SI基层的低K介电层、或其组合形成。图2B示出了图2A中所示结构的顶视图。0014接下来，如图3A截面图和图3B顶视图所示，施加光刻胶36并通过光刻法对其进行图案化，使得直接位于源极/漏极硅化物区域22上方的ILD132部分、和部分的栅电极28以及相应部分的栅极隔离件30都露出。然后，在顺序的介电蚀刻工艺后去除露出的ILD132部分。由此产生的面对栅电极28的ILD132的边缘38可与STI区域14的内缘垂直对准。贯穿整个描述，面对栅电极28的边缘被称作。
16、“内”缘，而面对且远离栅电极28的边缘被称作“外缘”。本领域的技术人员应认识到，“垂直对准”的限制是为了弥补由工艺偏差和工艺优化导致的不对准。可选地，如虚线所示，边缘38可直接放置在源极/漏极硅化物区域22的上方，或直接放置在STI区域14的上方。结果，ILD132中的开口可延伸超过有源区域16，与有源区域16共界限COTERMINUS或比有源区域16小。然后，去除光刻胶36。0015图4示出了导电材料层40的形成，导电材料层40被覆盖形成到比ILD132的顶面高的水平面。导电材料层40可由低电阻纯金属和扩散势垒的组合形成。例如，导电材料层40可由钨形成。可选地，也可使用铜、银、铝、其混合物等。
17、。扩散势垒薄膜可由TI、TIN、TA、TAN、CO、RU等形成。接下来，如图5A所示，执行包括CMP和/或回蚀刻工艺的平坦化方法来去除多余的导电材料层40，从而剩余部分的导电材料层40的顶面与栅电极28的顶面和/或栅极隔离件30的顶面相齐。剩余部分的导电材料层40被说明书CN102024784ACN102024798A3/4页6称作块状接触塞42。应注意到，块状接触塞42的形成通过它们的内缘接触并被栅极隔离件30的外缘所限制而自对准，它们的顶部边缘与栅电极28的顶部边缘相齐。图5B示出了图5A中所示的结构的顶视图。0016参考图6A和图6B，附加ILD44也称作ILD244形成在图5A所示的结。
18、构上。ILD244是合成的ILD的上部，可由氧化物、氮化物、氮氧化物和包括通过PECVD、SOG或SOD形成的碳基层、硅基层的低K介电层、或其组合形成。ILDS32和44可由相同的材料或不同的材料形成。然后，在ILD244中形成接触塞46，并电连接到块状接触塞42。此外，接触塞46可以是低电阻纯金属和扩散势垒的组合。导电金属40可由钨形成。可选地，也可使用铜、银、铝、其混合物等。扩散势垒薄膜可由TI、TIN、TA、TAN、CO、RU等形成。图6A也示出了包括在金属间电介质IMD48中形成的金属线47的底部金属化层的形成。金属线47可包括铜或铜化合物，可通过单一的镶嵌工艺形成。图6B示出了图6A。
19、中所示结构的顶视图。0017应认识到，由于接触失准导致更小的接触面积，接触塞和硅化物区域之间的接触电阻通常很高。在上面讨论的实施例中，块状接触塞42具有大的截面积从顶部观察，而且自对准工艺增大了块状接触塞42和源极/漏极硅化物区域22之间的接触面。这极大地减小了接触电阻。同时，由于很大的面积，块状接触塞42的电阻也比传统接触塞的电阻低。另外，接触塞的极限纵横比是目前接触塞46的纵横比，其纵横比大大低于从底部金属化层一直延伸至源极/漏极硅化物区域22的传统接触塞的纵横比。0018图6B示出了图6A中所示结构的顶视图。如实线和虚线所示，块状接触塞42可延伸至超过STI区域14的内缘尽管他们也可与S。
20、TI区域14的内缘垂直重叠，或者甚至在有源区域16的边界内。因此，增大了用于形成接触塞46的工艺窗口，接触塞46可具有直接位于STI区域14上方的部分，而这些部分也直接位于块状接触塞42上方并接触块状接触塞42。同时，也可增大位于各个接触塞46之间的间距S，因此，放松了用于形成接触塞46各个接触塞之间足够接近而导致光学邻近效应的光刻限制。0019图7到图14示出了第二实施例。参考图7，MOS器件10形成在有源区域16的表面，有源区域16是半导体衬底12的一部分并且可包括源极/漏极区域18、LDD区域20、栅极电介质26、栅电极28和栅极隔离件30。在实施例中，栅电极28是包括基本纯的金属、金属。
21、氮化物等的金属栅极。在可选实施例中，栅电极28由含硅材料形成，并可包括多晶硅。如果在后续的工艺步骤中栅电极被金属栅极取代，那么栅极电介质26也可被省略。接下来，如图8所示，沉积形成ILD132，随后进行介电CMP。0020在图9A中，去除栅电极28，并用替换栅极28进行取代。在实施例中，栅极电介质26也被去除或者根本不形成，并在替换栅极28的下面形成替换栅极电介质26。因此，替换栅极电介质26将具有直接位于替换栅极28下面的部分，以及位于替换栅极28的侧壁和栅极隔离件30的侧壁之间的部分。在可替换的选实施例中，仅用替换栅极28取代栅电极28，而栅极电介质26不被取代。0021可选地，如图9B所。
22、示，执行完全硅化来硅化全部的栅电极28从而形成完全硅化FUSI的栅电极28，而不是取代栅电极28。在另一实施例中，如图9C所示，执行部分硅化，仅仅栅电极28的顶部被硅化从而形成硅化物区域28，而栅电极28的底部保持不被硅化。如图9A、9B和9C所示的结构都可与图10到图14所示的工艺步骤相结说明书CN102024784ACN102024798A4/4页7合。0022在图10中，ILD132被图案化。此外，剩余部分的ILD132的边缘38可垂直对准于STI区域14的内缘。可选地，边缘38可直接位于STI区域14的上方，或直接位于有源区域16上，如使用虚线所示。0023参考图11，执行源极/漏极硅。
23、化来形成源极/漏极硅化物区域22。根据ILD132的边缘38的位置，源极/漏极硅化物区域22可一直延伸至接触STI区域14，如使用虚线所示，或者与STI区域14的内缘相分隔。0024图12A示出了导电材料层40的形成，导电材料层40可包括与第一实施例基本相同的材料。图12B示出了可选实施例，其中，在导电材料层40形成之前，去除ILD132，形成另一ILD132并对其进行图案化，从而形成开口。作为新形成的ILD132的边缘38不必垂直对准于源极/漏极硅化物区域22的外缘尽管可以垂直对准。此外，如使用虚线所示，剩余部分的ILD132的边缘38的位置可垂直对准于STI区域14的内缘，直接位于STI区。
24、域14的上方，或直接位于有源区域16的上方。由于形成硅化物区域22的灵活性和确定剩余部分的ILD132的边缘38位置的灵活性，源极/漏极硅化物区域22、块状接触塞42、以及由栅极隔离件30的外缘和相应STI区域14的内缘限定的区域中的每一个可以比其他更小，相等或更大。0025图13示出了用于去除多余的导电金属40的CMP，使得所产生的块状接触塞42、ILD32/32、栅极隔离件30和栅电极28/28的顶面相齐。图14示出了ILD244和接触塞46的形成。ILD244和接触塞46的材料基本与第一实施例中的材料相同，此处不再赘述。然后，形成包括金属线47的底部金属化层。在所产生的结构中，在栅电极2。
25、8的左侧面上的块状接触塞42和栅电极28之间具有间距S1。在栅电极28的右侧面上的块状接触塞42和栅电极28之间具有间距S2。间距S1与间距S2可相同或不同。0026实施例具有一些优势特征。通过使用自对准形成工艺来形成具有大面积的块状接触塞，减小了接触塞和源极/漏极硅化物区域之间的接触电阻。此外，组合接触塞包括块状OD接触塞和上覆的接触塞的电阻也由于块状OD接触塞面积的增大而减小。接触塞的纵横比减小。形成接触塞的工艺窗口也增大，导致光刻工艺、空隙填充和蚀刻工艺的工艺复杂度降低。0027尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种。
26、不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造，材料组分、装置、方法或步骤的范围内。此外，每项权利要求构成一个独立的实施例，各个权利要求和实施例的组合包含在本发明的范围内。说明书CN102024784ACN102024798A1/11页8图1A图1B说明书附图CN10。
27、2024784ACN102024798A2/11页9图2A图2B说明书附图CN102024784ACN102024798A3/11页10图3A图3B说明书附图CN102024784ACN102024798A4/11页11图4图5A说明书附图CN102024784ACN102024798A5/11页12图5B图6A说明书附图CN102024784ACN102024798A6/11页13图6B图7说明书附图CN102024784ACN102024798A7/11页14图8图9A说明书附图CN102024784ACN102024798A8/11页15图9B图9C说明书附图CN102024784ACN102024798A9/11页16图10图11说明书附图CN102024784ACN102024798A10/11页17图12A图12B说明书附图CN102024784ACN102024798A11/11页18图13图14说明书附图CN102024784A。