半导体装置、晶体管及其制造方法 【技术领域】
本发明是有关于一种半导体装置及其制造方法，特别是有关于一种双载子-互补金氧半-双扩散金氧半晶体管及其制造方法。
背景技术
双载子-互补金氧半-双扩散金氧半晶体管(bipolar-CMOS(complementarymetal-oxide-semiconductor transistor)-DMOS(double diffused metal-oxide-semiconductor transistor)，BCD transistor，以下简称BCD)是一种系统单芯片(System on a Chip，SoC)工艺，于1986年由意法半导体(ST)公司研发，这种工艺能够在同一芯片上制作双载子晶体管(bipolar)、互补式金氧半晶体管(CMOS)和双重扩散型金氧半晶体管(DMOS)组件。
目前，BCD工艺朝着三个方向发展：高压、高功率、高密度。其中，为达到高压的要求，需要降低组件的表面电场(reduced surface field，RESURF)。图1显示一现有技术的P型BCD组件150。现有技术的BCD工艺须于基板100和外延层102中，利用离子植入和扩散工艺形成一N型埋藏掺杂区(N-typeburied region)103；并于外延层102中形成一N型隔离掺杂区(N-type isolationregion，N-ISO region)104，其连接至N型埋藏掺杂区103，以隔绝P型BCD组件150。之后，再于N型埋藏掺杂区103和N型隔离掺杂区104包围的部分外延层102中形成漏极区108、横向扩散漏极区(lateral diffused drainregion)109和源极区110。为了降低组件的表面电场，现有技术的BCD工艺是利用漏极区108和包围漏极区的横向扩散漏极区(lateral diffused drainregion)109。横向扩散漏极区109具有较漏极区108低的掺杂浓度，因此具有高崩溃电场(breakdown field)，但会增加芯片面积和导通电阻(on resistance，Ron)。上述结果会使导通电阻对漏极-源极崩溃电压的比值(Ron/BVdss ratio)增加，进而影响BCD工艺的可靠度。
在此技术领域中，有需要一种具有高崩溃电场以及低导通电阻(onresistance，Ron)的半导体装置的制造方法。
【发明内容】
本发明的一实施例提供一种半导体装置的制造方法，包括提供一基板；于上述基板上形成一外延层，其中上述外延层的导电类型与上述基板的导电类型相同；于上述外延层中形成一第一掺杂区，其中上述第一掺杂区的导电类型与上述外延层的导电类型相反；进行一退火步骤，以扩散上述第一掺杂区中的掺质；于部分上述外延层中分别形成一第二掺杂区和一第三掺杂区，上述第二掺杂区和上述第三掺杂区位于上述第一掺杂区中，且彼此相邻，其中上述第二掺杂区的导电类型与第一掺杂区的导电类型相反，上述第三掺杂区的导电类型与第一掺杂区的导电类型相同；于上述外延层上形成一栅极结构，并覆盖部分上述第二掺杂区和上述第三掺杂区。
本发明的另一实施例提供一种半导体装置，包括一基板；一外延层，位于一基板上，其中上述外延层的导电类型与上述基板的导电类型相同；一第一掺杂区，位于于上述外延层中，其中上述第一掺杂区的导电类型与上述外延层的导电类型相反；一第二掺杂区和一第三掺杂区，分别位于部分上述外延层中，上述第二掺杂区和上述第三掺杂区位于上述第一掺杂区中，且彼此相邻，其中上述第二掺杂区的导电类型与第一掺杂区的导电类型相反，上述第三掺杂区的导电类型与第一掺杂区的导电类型相同；一栅极结构，位于上述外延层上，并覆盖部分上述第二掺杂区和上述第三掺杂区。
本发明的另一实施例提供一种双载子-互补金氧半-双扩散金氧半晶体管(bipolar-CMOS-DMOS(double-diffused MOS transistor)，BCD transistor)的制造方法，包括提供一P型基板；于上述P型基板上形成一P型外延层；于上述外延层中形成一N型隔离区；进行一退火步骤，以扩散上述N型隔离区中的掺质；于部分上述外延层中分别形成一漏极区和一源极区，上述漏极区和上述源极区位于上述N型隔离区中，且彼此相邻，其中上述漏极区的导电类型与N型隔离区的导电类型相反，上述源极区的导电类型与N型隔离区的导电类型相同；于上述P型外延层上形成一栅极结构，并覆盖部分上述漏极区和上述源极区。
本发明的另一实施例提供一种双载子-互补金氧半-双扩散金氧半晶体管(BCD transistor)的制造方法，包括一P型基板；一P型外延层，位于上述P型基板上；一N型隔离区，位于于上述P型外延层中；一漏极区和一源极区，分别位于部分上述P型外延层中，上述漏极区和上述源极区位于上述N型隔离区中，且彼此相邻；一栅极结构，位于上述P型外延层上，并覆盖部分上述漏极区和上述源极区。
【附图说明】
图1为现有技术的P型BCD组件。
图2至图7为本发明较佳实施例的半导体装置的工艺剖面图。
附图标号：
100～基板；102～外延层；103～N型埋藏掺杂区；104～N型隔离掺杂区；108～漏极区；109～横向扩散漏极区；110～源极区；200～基板；202～外延层；204、204a～第一掺杂区；206～浅沟槽隔离物；208～第二掺杂区；210～第三掺杂区；214～栅极绝缘层；216～栅极层；218～栅极结构；220～绝缘间隙壁；222～第一接线掺杂区；224～第二接线掺杂区；250～半导体装置；L～通道长度。
【具体实施方式】
以下利用图2至图7，以更详细地说明本发明实施例的半导体装置的制造方法。在本发明各实施例中，相同的符号表示相同或类似的组件。
请参考图2，其显示本发明一实施例的半导体装置的工艺剖面图。在本例中，半导体装置可为一P型双载子-互补金氧半-双扩散金氧半晶体管(P-typebipolar-CMOS-DMOS(double-diffused MOS transistor)，P-type BCD transistor)。首先，提供一基板200。在本发明一实施例中，基板200可为硅基板。在其他实施例中，可利用锗化硅(SiGe)、块状半导体(bulk semiconductor)、应变半导体(strained semiconductor)、化合物半导体(compound semiconductor)、絶缘层上覆硅(silicon on insulator，SOI)，或其他常用的半导体基板。基板200可植入P型或N型不纯物，以针对设计需要改变其导电类型。在本发明一实施例中，基板200的导电类型为P型。
接着，于基板200上形成一外延层202，并覆盖基板200，其中外延层202的导电类型可与基板200的导电类型相同。例如，可利用选择性外延成长方式，形成外延层202。在本发明一实施例中，外延层202的导电类型为P型。然后，于外延层202中形成一第一掺杂区204。在本发明一实施例中，利用形成N型隔离掺杂区(N-type isolation region，N-ISO)的一光罩定义第一掺杂区204的形成位置，再利用一离子植入工艺，于外延层202中植入掺质，以形成第一掺杂区204。在本发明一实施例中，第一掺杂区204的导电类型可与外延层202的导电类型相反。
图3是显示扩散后第一掺杂区204a的形成方式。可进行一退火步骤，以扩散第一掺杂区204中的掺质。经过退火步骤之后，形成的扩散后地第一掺杂区204a的边界实质上位于外延层202中，且扩散后第一掺杂区204a的接面深度(junction depth)较佳介于1μm至10μm之间，更佳为4μm。扩散后第一掺杂区204a的掺质浓度例如介于108ions/cm2至1014ions/cm2之间。在本发明一实施例中，扩散后第一掺杂区204a可视为N型隔离掺杂区(N-type isolationregion)204a。
接着，如图4所示，于外延层202中形成多个浅沟槽隔离物(shallow trenchisolation，STI)206，以电性隔绝半导体装置的组件区域与外界区域。例如，可利用蚀刻外延层202形成凹陷，接着以例如高密度电浆(high-density plasma，HDP)氧化物的介电材料填入凹陷中，再经由例如为化学机械研磨(chemicalmechanical polish，CMP)的平坦化工艺将过量的介电材料移除，以形成浅沟槽隔离物206。上述浅沟槽隔离物206是从外延层202表面延伸至外延层202中，且占据扩散后第一掺杂区204a的部分边界。
图5是显示第二掺杂区208的形成方式。例如，可利用离子植入方式，于部分外延层202中分别形成一第二掺杂区208，第二掺杂区208位于扩散后第一掺杂区204a中，其中第二掺杂区208的导电类型可与扩散后第一掺杂区204a的导电类型相反。在本发明一实施例中，第二掺杂区208可视为一P型漂移掺杂区(P-type drift region)208，其做为半导体装置的漏极区(drain region)。在本发明的一实施例中，较佳可于形成第二掺杂区208之后再进行一退火工艺，以使第二掺杂区208的掺质沿着横向扩散(lateral diffused)，且具有浓度梯度。
请参考图6，接着，可利用离子植入方式，于部分外延层202中形成一第三掺杂区210，第三掺杂区210位于扩散后第一掺杂区204a中，且与第二掺杂区208彼此相邻，其中第三掺杂区210的导电类型可与扩散后第一掺杂区204a的导电类型相同，且其掺质浓度例如可大于扩散后第一掺杂区204a的掺质浓度。在本发明一实施例中，第三掺杂区210可视为一N型主体掺杂区(N-type body region)210，以做为半导体装置的一信道区(channel region)和一源极区(source region)。在本发明的一实施例中，较佳可于形成第三掺杂区210之后再进行一退火工艺，以使第三掺杂区210的掺质沿着横向扩散(lateraldiffused)，且具有浓度梯度。上述形成第三掺杂区210之后退火工艺的温度范围，较佳低于形成第二掺杂区208之后的退火工艺。如图6所示，第二掺杂区208和第三掺杂区210的外延层202的边界实质上分别被扩散后第一掺杂区204a包围，其中第二掺杂区208和第三掺杂区210的深度较佳介于1μm至3μm之间。上述第二掺杂区208和第三掺杂区210的工艺顺序并无限定，上述工艺顺序可以任意互换。
图7是显示栅极结构218、绝缘间隙壁220、第一接线掺杂区222和第二接线掺杂区224的形成方式。例如，可利用例如热氧化法(thermal oxidation)、化学气相沉积法(chemical vapor deposition，CVD)或原子层化学气相沉积法(atomic layer CVD，ALD)等方法，于外延层202上沉积一栅极绝缘层214。栅极绝缘层214可包括例如氧化物(oxide)、氮化物(nitride)、氮氧化物(oxynitride)、碳氧化物(oxycarbide)或其组合等常用的介电材料。栅极绝缘层224也可包括氧化铝(aluminum oxide；Al2O3)、氧化铪(hafnium oxide，HfO2)、氮氧化铪(hafnium oxynitride，HfON)、硅酸铪(hafnium silicate，HfSiO4)、氧化锆(zirconiumoxide，ZrO2)、氮氧化锆(zirconium oxynitride，ZrON)、硅酸锆(zirconium silicate，ZrSiO4)、氧化钇(yttrium oxide，Y2O3)、氧化镧(lanthalum oxide，La2O3)、氧化铈(cerium oxide，CeO2)、氧化钛(titanium oxide，TiO2)、氧化钽(tantalum oxide，Ta2O5)或其组合等高介电常数(high-k，介电常数大于8)的介电材料。接着，可利用化学气相沉积法(chemical vapor deposition，CVD)等薄膜沉积方式，于栅极绝缘层214上形成栅极层216。栅极层216包括硅或多晶硅(polysilicon)。栅极层216较佳为掺杂掺质以降低其片电阻(sheet resistance)。在其他实施例中，栅极层216包括非晶硅(amorphous silicon)。
接着，可全面性地覆盖一图案化光阻层(图未显示)，以定义出栅极结构218的形成位置，再利用非等向性蚀刻方式，移除部分栅极绝缘层214和栅极层216，以于外延层202上形成一栅极结构218。之后，将图案化光阻层移除。如图6所示，栅极结构218覆盖部分第二掺杂区208和第三掺杂区210上，其中栅极结构218与第三掺杂区210重迭的长度L可视为半导体装置的信道长度L。
然后，可利用化学气相沉积(chemical vapor deposition，CVD)等薄膜沉积方式，顺应性于外延层202和栅极结构218上形成一绝缘层。接着再进行一非等向性蚀刻步骤，以于栅极结构218的侧壁上形成绝缘间隙壁220。
接着，可进行一离子植入步骤，分别于部分第二掺杂区208和第三掺杂区210中形成第一接线掺杂区222。再进行另一离子植入步骤，于部分第三掺杂区210中形成第二接线掺杂区224。第一接线掺杂区222的导电类型较佳与第二掺杂区208的导电类型相同，但与第三掺杂区210的导电类型相反。在本发明较佳实施例中，第一接线掺杂区222可视为半导体装置的源极和P型漂移掺杂区(P-type drift region)的接线掺杂区(pick-up region)，其导电类型较佳为P型。第二接线掺杂区224的导电类型较佳与第二掺杂区208的导电类型相反，但与第三掺杂区210的导电类型相同。在本发明较佳实施例中，第二接线掺杂区224可视为半导体装置的N型主体掺杂区(N-type body region)的接线掺杂区(pick-up region)，其导电类型较佳为N型。经过上述工艺之后，形成本发明较佳实施例的半导体装置250。
本发明实施例的半导体装置250，可视为一P型双载子-互补金氧半-双扩散金氧半晶体管(P-type BCD transistor)。上述半导体装置250，于外延层202中，形成可视为N型隔离掺杂区(N-type isolation region，N-ISO region)的第一掺杂区204。经过退火步骤之后，形成的第一掺杂区204a也可视为半导体装置250的一N型基板掺杂区(N-type bulk implant)，以隔绝半导体装置250。第一掺杂区204a结合可视为一N型主体掺杂区(N-type body region)的第三掺杂区210，是于接近外延层202表面的部分具有较浓的N型掺质浓度。可允许后续形成、且可视为P型漂移掺杂区(P-type drift region)的第二掺杂区208增加其掺质浓度且降低接面深度，且仅须一道光罩工艺即可形成第二掺杂区208。因应上述第一掺杂区204a和第三掺杂区210所形成的接面深度较浅、掺质浓度较高的第二掺杂区208可以有效地降低表面电场(RESURF)。上述的第一掺杂区204a可使第二掺杂区208的横向尺寸(lateral size)缩小，并提高其掺质浓度，且不需要形成现有技术P型双载子-互补金氧半-双扩散金氧半晶体管(P-type BCD transistor)的N型埋藏掺杂区(N-type buried region)。所以，本发明实施例的第一掺杂区204a，可于维持半导体装置250的漏极-源极崩溃电压(Drain-Source breakdown voltage，BVdss)的条件下，缩小半导体装置250的间距(pitch size)，以降低半导体装置250的导通电阻(on resistance，Ron)。
因此，形成包围第二掺杂区208和第三掺杂区210的第一掺杂区204a，且调整第三掺杂区210的掺质浓度，可有效的降低半导体装置250的导通电阻对漏极-源极崩溃电压的比值(Ron/BVdss ratio)，且可使半导体装置250能承受更高的操作电压(operation voltage)，缩小半导体装置250的芯片尺寸(cellsize)。同时，可以减少工艺光罩数目，降低工艺成本。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。