半导体装置及其制造方法 【技术领域】
本发明涉及在基材上形成集成电路装置，且特别涉及整合一第一接触结构形成于后栅极工艺中。
背景技术
自半导体装置发明的数十年来，其几何尺寸持续急剧的下降，而现今的半导体制造厂已可常规生产尺寸小于65nm的元件。然而，欲解决发展新工艺及设备技术所衍生的问题同时持续满足装置的需求是相当具有挑战性的。例如，多晶硅材料具有良好的热阻性(thermal resistive properties)，可伴随源极/漏极结构进行高温的退火工艺，因而金属氧化物半导体(MOS)晶体管通常具有多晶硅栅极电极。并且，多晶硅具有能够在进行离子注入时阻挡掺杂原子进入沟道区域的优点，使其能在栅极图案化后能轻易的形成自我对准的源极/漏极结构。
但在一些IC设计中，希望能够以金属栅极电极取代多晶硅栅极电极来增进装置效能并持续减少元件的尺寸。在某些情况下，可使用后栅极工艺来避免金属材料在高温工艺下损坏。在后栅极工艺中，一开始为形成虚置栅极结构并将其保留直到沉积层间介电层后，再将此虚置栅极结构移除并替换为金属栅极结构。然而，要如何整合后栅极工艺与例如形成第一接触结构的其他工艺却是亟待解决的问题。
【发明内容】
为了解决现有技术存在的上述问题，本发明提供一种半导体装置，包括：一半导体基材；一晶体管形成在该基材上，该晶体管具有一含一金属栅极及高介电常数栅极介电层的栅极堆叠；以及一双重第一接触结构(dual firstcontact)形成在该基材上，该双重第一接触结构包含：一第一接触元件；一第二接触元件位于该第一接触元件上；一金属阻挡层形成在该第二接触元件的侧壁及底部，该金属阻挡层连接该第一接触元件至第二接触元件。
本发明也提供一种半导体装置的制造方法，包含：提供一半导体基材；形成一具有一虚置栅极结构的晶体管；在该含有该晶体管的基材上形成一第一介电层；在该第一介电层中形成一第一接触元件；去除部分的该第一介电层以暴露部分的该虚置栅极结构；去除该虚置栅极结构并替换为一金属栅极；在该第一介电层上形成一第二介电层；
在该第二介电层中形成一第二接触元件及一金属阻挡层，该第二接触元件经由该金属阻挡层连接至该第一接触元件。
本发明更提供一种半导体装置，包括：一具有一第一区域及一第二区域的基材；在该第一区域中形成至少两个晶体管，所述至少两个晶体管都具有一金属栅极及高介电常数栅极介电质；以及在该第一区域中的所述至少两个晶体管的间形成一双重接触结构，该双重接触结构包含：一第一接触插塞，该第一接触插塞具有一表面与该金属栅极的一表面共平面；以及一第二接触插塞连接至该第一接触插塞的表面。
本发明有许多不同的优点。例如，本发明提供了简单又有效的方法及装置来整合双重第一接触结构于后栅极工艺或混成工艺中。并且，此方法及装置可轻易地与现有的化学机械研磨流程做整合并能进一步的应用于未来及先进的技术。此外，此方法及装置可帮助减少基材中图案密度较小的区域(与基材中其他区域或其他凹陷的区域相比)遭到侵蚀的风险。因此，形成此大致上平坦的平面可改善半导体装置的工艺。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。
【附图说明】
图1A～图1F为后栅极工艺中各种阶段的一系列剖面图。
图2为依照本发明在一实施例制造含有第一接触结构的半导体装置的流程图。
图3A～图3H为依图2所述的方法制造半导体装置的一系列剖面图。
图4为依照本发明所提供在一实施例中制造含有第一接触结构的半导体装置的剖面图。
图5为依照本发明所提供在一实施例中制造含有第一接触结构的半导体装置的剖面图。
图6为依照本发明所提供在一实施例中制造含有第一接触结构的半导体装置的剖面图。
上述附图中的附图标记说明如下：
100、300、400、500、600～半导体装置
102～nFET装置
104～pFET装置 106～基材
108～绝缘结构 110～栅极介电层
112～盖层 114～金属栅极层
116～虚置栅极结构 118～硬掩模
120～侧壁间隔物 122～硅化物元件
130～拉伸接触蚀刻停止层
140～压缩接触蚀刻停止层
150～第一层间介电层
160、185、320～化学机械研磨工艺
165～空洞
167～在隔离区域进行化学机械研磨工艺遭受的侵蚀
171、172～沟槽 180～功函数金属层
182～功函数金属层 190～第一接触元件
302、304、352、354～接触插塞
303、305、353、355～金属阻挡层
310～大致平坦的表面 330～介电阻挡层
360～第一金属层 362～内连线结构的接触元件
412、414、512、514、612、614～第一接触插塞
422、424、522、524、622、624～第二接触插塞
【具体实施方式】
本发明涉及在基材上形成集成电路装置，且特别涉及整合一第一接触结构形成于后栅极工艺中。在本说明书的各实施例中可能会出现重复的元件符号以便简化描述，但这不代表在各个实施例和/或附图之间有何特定的关连。
图1A至图1F显示为半导体装置100于一后栅极工艺中的各种制造阶段的剖面图。在图1A中，此半导体装置100可包含区域102及104，并各自地形成N型沟道场效应晶体管(nFET)及P型沟道场效应晶体管(pFET)于其中，这仅为公知的制造互补式金属氧化物半导体导体(CMOS)工艺中的一部分，故在此仅作如上的简短描述。再者，此半导体装置100可包含各种其他装置及元件，像是其他型态的晶体管例如为双极结型晶体管(bipolarjunction transistors；BJT)、电阻、电容、二极管或熔丝等，但在此做简化以更清楚的阐述本发明的概念。
半导体装置100可包含半导体基材106，例如为硅基材。此基材106可依需求包含各种公知的掺杂型态。此基材也可包含其他元素半导体，例如为锗或钻石。或者，此基材106可包含化合物半导体和/或合金半导体。并且，此基材106可选择性地包含外延层、应变(strained)以增进效能及绝缘层上覆硅(SOI)结构。
半导体装置100可进一步包含绝缘结构108，例如在基材106上形成浅沟槽隔离(STI)元件以隔离基材上的有源区域。此隔离结构可由氧化硅、氮化硅、氮氧化硅、含氟掺杂硅玻璃(FSG)和/或公知的低介电常数材料形成。
nFET 102及pFET 104装置都可包含栅极介电层110，其包含形成在基材106上地界面层/高介电常数介电层。界面层可包含在基材上形成厚度范围约为5到10埃的二氧化硅层或氮氧化硅层。高介电常数介电层的厚度范围约为10到40埃并可经由原子层沉积法(ALD)或其他合适技术形成在界面层上。此高介电常数介电层可包含氧化铪(HfO2)或也可选择性地包含其他高介电常数介电质，例如为TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、前述的组合或其他合适材料。并且，此高介电常数栅极介电层110可包含多层结构例如为氧化铪/二氧化硅或氧化铪/氮氧化硅。
nFET 102及pFET 104装置都可进一步包含盖层112来调控金属层的功函数(对于栅极电极)以达到nFET及pFET各自应有的效能。例如，盖层112可包含Al2O3、La2O3、LaSiO、TiAlN、TaN、TaC、TaN、TaSi、TiAl、前述的组合或其他合适的材料。此盖层可形成在高介电常数介电层的上方或下方。此盖层可经由原子层沉积法(ALD)、化学气相沉积法(CVD)或物理气相沉积法(PVD)形成。
nFET 102及pFET 104装置都可进一步包含形成在栅极介电层110上的金属栅极层114。此金属栅极层114的厚度约为10到200埃并可经由像是化学气相沉积法(CVD)、物理气相沉积法(PVD或溅镀)、电镀或其他合适技术形成。金属栅极层114可依据晶体管型态包含N型功函数金属(N-metal)或P型功函数金属(P-metal)。此金属栅极层114可包含TiN、TaN、ZrSi2、MoSi2、TaSi2、NiSi2、WN或其他合适的材料。nFET 102及pFET 104装置更都可包含虚置多晶硅或多晶层，其为经由沉积法或其他合适工艺来形成在金属栅极层上。此虚置多晶层116的厚度约为400到800埃nFET 102及pFET 104装置也都可包含形成在虚置栅极结构116上的硬掩模118。此硬掩模118可经由沉积法或其他合适工艺形成。硬掩模118可包含氮化硅、氮氧化硅、碳化硅或其他合适材料，其厚度约为100到300埃另外，可形成侧壁间隔物120在栅极堆叠的两侧。此侧壁间隔物120可包含氮化硅、氧化硅或氮氧化硅。
nFET 102及pFET 104装置都可进一步包含含有轻掺杂源极/漏极区及重掺杂源极/漏极区的源极/漏极区。此源极/漏极区可依照晶体管102、104的型态掺杂p型掺质或n型掺质或杂质进入基材而形成。此虚置多晶栅极及源极/漏极结构可经由热氧化法、多晶硅沉积法、光刻技术、离子注入、蚀刻或各种其他方法形成。晶体管102、104更可包含在源极/漏极区上以自我对准硅化(self-aligned silicide)工艺形成硅化物元件122来形成接触元件。此硅化物元件122可包含硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或前述的组合。
在形成上述各种为电子装置及结构的后，可在基材106上形成应力层。例如，可在nFET装置102上形成拉伸接触蚀刻停止层(tensile-contact etchstop layer；T-CESL)130，及可在pFET装置104上形成压缩接触蚀刻停止层(compressive-contact etch stop layer；C-CESL)140。此拉伸接触蚀刻停止层130及压缩接触蚀刻停止层140可由氮化硅、氮氧化硅和/或其他合适材料来形成。介电层例如为层间介电层150可经由化学气相沉积法(CVD)、高密度化学气相沉积法(HDP-CVD)、旋涂式玻璃法(spin-on glass；SOG)、物理气相沉积法(PVD或溅镀)或其他合适方法形成在拉伸接触蚀刻停止层130及压缩接触蚀刻停止层140上。此层间介电层150可包含氧化硅、氮氧化硅或低介电常数材料。在后栅极工艺中，可如以下的讨论将装置102、104的虚置多晶栅极结构116替换为金属栅极结构。
图1B显示为使用化学机械研磨(CMP)工艺160移除并平坦化(例如，第一层间介电层的化学机械研磨工艺)部分的层间介电层150，直至碰触到虚置多晶栅极结构116的顶端为止。然而，已发现随着层间介电层的化学机械研磨工艺160的进行，可能会在装置102、104之间的区域产生一些凹陷(化学效应)因而形成空洞165。再者，由于装置102、104及区域168具有不同的图案结构及密度，进行此层间介电层的化学机械研磨工艺160也会在基材106中的区域168造成侵蚀167。换句话说，相较于装置102、104(高图案密度)所在区域来说，区域168仅有些许或没有任何装置位于其中(低图案密度)。
在图1C中显示为以回蚀刻工艺或其他合适工艺移除nFET 102及pFET104装置中的虚置栅极多晶结构116。此外，可使用蚀刻工艺移除在pFET 104装置中的金属栅极层114并以P型金属重新沉积。值得注意的是，在nFET装置102中的金属栅极层114可保留下来并作为N型金属。因此，包含用于形成nFET装置的前栅极工艺及用于形成pFET装置的后栅极工艺的此种工艺可被视为是混成工艺(hybrid processs)。在其他实施例中，nFET 102(N-metal)及pFET 104(P-metal)装置中的金属栅极都可在移除虚置多晶层的后沉积形成。在移除多晶栅极结构116之后，可在nFET装置102中形成沟槽171及在pFET装置104中形成沟槽172。
图1D显示为可在介电层150上沉积例如为氮化钨或氮化钛的功函数金属层180，并填充部分的沟槽171、172。此功函数金属层180可由化学气相沉积法(CVD)或物理气相沉积法(PVD)沉积而成。填充金属层182像是铝、钨或铜可沉积在功函数金属层180上并填满沟槽171、172的剩余部分。此填充金属层182可经由化学气相沉积法(CVD)或物理气相沉积法(PVD)、电镀或其他合适工艺形成。值得注意的是此功函数金属层180及填充金属层182也可能会沉积在装置102、104之间的空洞165上及隔离区域168中遭侵蚀的部分167上。图1E显示为在填充金属层182及功函数金属层180上进行化学机械研磨工艺185(例如金属CMP工艺)，并停止于层间介电层。随着化学机械研磨工艺的进行，金属残余物会残留在空洞165中及遭侵蚀的部分167，其会不利于随后的蚀刻工艺。
在图1F中显示为形成穿越层间介电层150的第一接触元件190来经由硅化物元件122连接nFET 102及pFET 104装置的源极/漏极区。然而，在形成第一接触元件190的过程中，空洞165中的金属残余物可能会使蚀刻工艺在到达硅化物122区域前停止。因此，半导体装置100于连接nFET 102及pFET 104装置的掺杂区域(例如的源极/漏极区)时即可能会有缺陷产生。此外，区域168可包含重叠方块(overlay box)用以作为光刻技术图案化工艺的对准标记，其对准机制为通过区域168中的重叠方块与在光掩模上在的对准标记(alignment mark)做校准或作为光刻技术图案化工艺的标线。但在遭侵蚀的区域167中的金属残余物可能会不利于此对准机制。
图2显示为制造含有双重接触结构的半导体装置的方法200的流程图。图3A至图3H显示为依照图2所述的方法200制造半导体装置300。除了以下会讨论到的地方，半导体装置300近似于半导体装置100。因此，为了简化及清楚的表达，图1及图3会具有相同的附图标记。
部分的半导体装置300可由公知的互补式金属氧化物半导体导体(CMOS)技术工艺制成，而相同的步骤在此便不多做赘述。此外，半导体装置300可包含其他各种装置及元件，像是其他型态的晶体管例如为双极结型晶体管(bipolar junction transistors；BJT)、电阻、电容、二极管或熔丝等，但在此做简化以更清楚的阐述本发明的概念。
方法200起始于步骤210，其为提供半导体基材。图3A中，半导体装置300可包含半导体基材106，例如为硅基材。此基材106可依需求包含各种公知的掺杂型态。半导体装置100可进一步包含隔离结构108，例如在基材106中形成浅沟槽隔离(STI)元件以隔离基材上的有源区域。
接下来进行步骤220，其为在基材中形成晶体管，此晶体管具有一虚置栅极及掺杂区域。半导体装置300可包含在区域102及104中各自形成N沟道场效应晶体管(nFET)及P沟道场效应晶体管(pFET)。N沟道场效应晶体管(nFET)及P沟道场效应晶体管(pFET)都可包含栅极介电层110，且栅极介电层110包含形成在基材106上的界面层/高介电常数介电层。高介电常数介电层可经由原子层沉积法(ALD)或其他合适工艺形成，并包含氧化铪(HfO2)。或者，此高介电常数介电层也可选择性地包含其他高介电常数介电质，像是TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、前述的组合或其他合适材料。再者，此高介电常数介电层110可包含多层结构，例如氧化铪/二氧化硅或氧化铪/氮氧化硅。
nFET 102及pFET 104装置可进一步包含盖层112来调控金属层的功函数以调控nFET及pFET各自的效能。例如，盖层112可包含Al2O3、La2O3、LaSiO、TiAlN、TaN、TaC、TaN、TaSi、TiAl、前述的组合或其他合适的材料。此盖层可形成在高介电常数介电层的上方或下方，并可经由原子层沉积法(ALD)、化学气相沉积法(CVD)或物理气相沉积法(PVD)形成。
nFET 102及pFET 104装置可进一步包含在栅极介电层110上形成金属栅极层114。此金属栅极层114可依据晶体管的型态包含N型功函数金属(N-metal)或P型功函数金属(P-metal)。此金属栅极层114可包含TiN、TaN、ZrSi2、MoSi2、TaSi2、NiSi2、ZrSi2、WN或其他合适的材料。nFET 102及pFET 104装置都可进一步包含经由沉积或其他合适工艺形成在金属栅极层114上的虚置多晶硅或多晶层116。nFET 102及pFET 104装置也都可包含形成在虚置多晶层116上的硬掩模118。在栅极堆叠的两侧可形成侧壁间隔物120。此侧壁间隔物可包含氮化硅、氧化硅或氮氧化硅。
nFET 102及pFET 104装置都可进一步包含含有轻掺杂源极/漏极区及重掺杂源极/漏极区的源极/漏极区。此源极/漏极区可依照晶体管102、104的型态掺杂p型掺质或n型掺质或杂质进入基材而形成。晶体管102、104更可包含在源极/漏极区上以自我对准硅化(self-aligned silicide)工艺形成硅化物元件122来形成接触元件。
接下来进行步骤230，其为在含有晶体管的基材上形成第一介电层。在形成上述各种微电子装置及结构之后，可在基材106上形成应力层。例如，可在nFET装置102上形成拉伸接触蚀刻停止层(tensile-contact etch stoplayer；T-CESL)130，及可在pFET装置104上形成压缩接触蚀刻停止层(compressive-contact etch stop layer；C-CESL)140。此拉伸接触蚀刻停止层130及压缩接触蚀刻停止层140可由氮化硅、氮氧化硅和/或其他合适材料来形成。介电层例如为层间介电层150可经由化学气相沉积法(CVD)、高密度化学气相沉积法(HPD-CVD)、旋涂式玻璃法(spin-on glass；SOG)、物理气相沉积法(PVD或溅镀)或其他合适方法形成在拉伸接触蚀刻停止层130及压缩接触蚀刻停止层140上。此层间介电层150可包含氧化硅、氮氧化硅或低介电常数材料。在后栅极工艺中，可如以下的讨论将装置102、104的虚置多晶栅极结构116替换为金属栅极结构。
接着进行步骤240，其为在第一介电层中形成第一接触插塞。图3B显示为可在层间介电层150中形成含有金属阻挡层303的接触插塞302。此金属阻挡层303可形成于接触插塞302的侧壁及底部。接触插塞302可经由硅化物元件122连接至pFET装置104中的源极/漏极区。另一个包含金属阻挡层305的接触插塞304可形成在区域306(类似于图1中的区域168)内的层间介电层150中。仅有些许或没有任何装置位于此区域306中。也就是说，区域306的图案密度大体上来说是小于装置102、104区域的图案密度。例如，区域306可包含一重叠方块(overlay box)用于作为光刻技术图案化工艺的对准标记(如在图1中所讨论)。因此，既然接触插塞304没有要用于作为接触/连接的结构，其可被视为是虚置接触插塞。而值得注意的是，虚置栅极插塞的数量是可依据区域306内所需要的图案密度而改变的。
通过第一次图案化及蚀刻层间介电层150以形成沟槽，可形成接触插塞302、304及金属阻挡层303、305于此沟槽内。可沉积像是氮化钛的金属阻挡层来填充此沟槽，接着沉积例如为钨的接触插塞于此金属阻挡层上。可于此接触插塞及金属阻挡层上进行化学研磨(CMP)工艺，并停止于层间介电层150。
接下来进行步骤250，其为移除部分的第一介电层以暴露出部分的虚置栅极。在图3C中显示为对层间介电层150进行化学机械研磨(CMP)工艺310以暴露nFET 102及pFET 104装置中的虚置多晶层116的顶端。此化学机械研磨(CMP)工艺310首先可平坦化此层间介电层150直至到达硬掩模118，接着移除硬掩模118直至到达虚置多晶层116的顶端。值得注意的是，在装置102、104之间的接触插塞302可帮助防止区域306遭到侵蚀。因此，进行化学机械研磨工艺310可形成一大体上平坦的平面。
接着进行步骤260，其为移除虚置栅极并将此虚置栅极替换为金属。在图3D中显示为经由回蚀刻工艺(湿式蚀刻)或其他合适工艺来移除nFET 102及pFET 104装置中的虚置多晶层116并将其替换为金属。此外，可使用蚀刻工艺移除在pFET 104装置中的金属栅极层114并以P型金属重新沉积。而值得注意的是，可保留nFET装置102的金属栅极层并作为N型金属。因此，包含用于形成nFET装置的前栅极工艺及用于形成pFET装置的后栅极工艺的此种工艺可被视为是混成工艺(hybrid processs)。在其他实施例中，nFET 102(N-metal)及pFET 104(P-metal)装置中的金属栅极都可在移除虚置多晶层之后沉积形成。在移除多晶栅极结构116之后，可在nFET装置102中形成沟槽171及在pFET装置104中形成成沟槽172。
图3E显示为例如是氮化钨或钛化钨的功函数金属层180可沉积在介电层150上并充填部分的沟槽171、172。此功函数金属层可由化学气相沉积法(CVD)或物理气相沉积法(PVD)来形成。填充金属层182像是铝、钨或铜可沉积在功函数金属层180上并填满沟槽171、172的剩余部分。此填充金属层182可经由化学气相沉积法(CVD)或物理气相沉积法(PVD)、电镀或其他合适工艺形成。图3F显示为在填充金属层180上进行化学机械研磨工艺(例如金属CMP工艺)320并停止于层间介电层150。
接着为进行步骤270，其可为在第一介电层上形成第二介电层。图3G显示为介电阻挡层330可形成在经由化学气相沉积法(CVD)或其他合适工艺形成的平坦表面上。此介电阻挡层330可包含氮氧化硅、碳化硅、前述的组合或其他合适的材料。接着，可经由高密度等离子体(high density plasma；HDP)、次大气压化学气相沉积法(sub-atmospheric CVD；SACVD)、旋涂式玻璃法(spin-on glass；SOG)或其他合适工艺形成层间介电层340。此层间介电层340可包含氧化硅、氮氧化硅或低介电常数材料。
接着进行步骤280，其可为在第二层间介电层中形成第二接触插塞，且此第二接触插塞连接至第一接触插塞。在图3H中显示为含有金属阻挡层353的接触插塞352形成在层间介电层340及介电阻挡层330中。金属阻挡层353可形成在接触插塞352的侧壁及底部。此接触插塞352可经由金属阻挡层353连接至接触插塞302。另一含有金属阻挡层355的接触插塞354可形成在区域306内的层间介电层340及介电阻挡层330中。此接触插塞354可经由金属阻挡层355连接至接触插塞304。在一些实施例中，既然接触插塞304用于作为虚置接触插塞，故接触插塞354不可被省略。
通过第二次图案化及蚀刻层间介电层340以形成沟槽，可形成接触插塞352、354及金属阻挡层353、355于此沟槽内(与图3B使用类似的光掩模)。可沉积像是氮化钛的金属阻挡层来填充此沟槽，接着沉积像是钨的接触插塞于此金属阻挡层上。在一些实施例中，当使用钨为接触插塞时，此金属阻挡层可包含钛/氮化钛。在另一些实施例中，当使用铜为接触插塞时，此金属阻挡层可包含钽/钽化钛。可在此接触插塞及金属阻挡层上进行化学研磨(CMP)工艺，并停止于层间介电层340。
随后，半导体装置300可进一步进行形成包含金属层360(例如第一金属层M1)的内连线结构的工艺来连接含有接触插塞302、352及金属阻挡层303、353的双重第一接触结构。此金属层360可包含电连接至接触插塞352的金属结构。值得注意的是，既然在图3C中讨论过接触插塞354、304可用于作为虚置接触插塞来改善层间介电层的化学机械研磨工艺，接触插塞354、304可不需连接至第一金属层360。然而，在其他实施例中，当接触插塞354、304用于作为真的接触/连接结构时，则其应连接至内连线结构。
图4显示的半导体装置400具有本发明另一实施例的双重第一接触结构。除了双重第一接触结构的大小外，此半导体装置400类似于图3中的半导体装置300。此半导体装置400的双重第一接触插塞412、414的下表面的宽度(剖面)较双重第二接触插塞422、424的上表面的宽度(剖面)略宽。
图5显示的半导体装置500具有本发明再一实施例的双重第一接触结构。除了双重第一接触结构的大小外，此半导体装置500类似于图3中的半导体装置300。此半导体装置500的双重第一接触插塞512、514的下表面的宽度(剖面)较双重第二接触插塞522、524的上表面的宽度(剖面)略窄。
图6显示的半导体装置600具有本发明又一实施例的双重第一接触结构。除了双重第一接触结构的大小外，此半导体装置600类似于图3中的半导体装置300。此半导体装置600的双重第一接触插塞612、614的下表面的宽度(剖面)与双重第二接触插塞622、624的上表面的宽度(剖面)略为相等。
本发明于各个实施例中提供了许多不同的优点。例如，本发明提供了简单又有效的方法及装置来整合双重第一接触结构于后栅极工艺或混成工艺中。并且，此方法及装置可轻易地与现有的化学机械研磨流程做整合并能进一步的应用于未来及先进的技术。此外，此方法及装置可帮助减少基材中图案密度较小的区域(与基材中其他区域或其他凹陷的区域相比)遭到侵蚀的风险。因此，形成此大致上平坦的平面可改善半导体装置的工艺。
虽然本发明已以数个较佳实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。