一种高速DAC的同步方法及装置.pdf

一种高速DAC的同步方法及装置，以解决在现有的高速DAC技术中存在输出信号不同步的问题。本发明包括将输入的时钟信号进行预定倍数的倍频和分路，得到两路同频同相的时钟信号并发送；将接收到的两路同频同相的时钟信号分别进行预定倍数的分频，并分别将两路分频时钟信号发送；分别对接收到的两路分频时钟信号进行采样，若检测到两路分频时钟信号的采样不同步，则发送在预定时间内屏蔽其中一路时钟信号的请求，并重新对接收到的两路分频时钟信号进行采样，直到两路分频时钟信号同步。本发明通过屏蔽一路时钟信号产生的时间差调整使两

1、  一种高速DAC的同步方法，其特征在于，包括：
将输入的时钟信号进行预定倍数的倍频和分路，得到两路同频同相的时钟信号并发送；
将接收到的两路同频同相的时钟信号分别进行预定倍数的分频，并分别将两路分频时钟信号发送；
分别对接收到的两路分频时钟信号进行采样，若检测到两路分频时钟信号的采样不同步，则发送在预定时间内屏蔽其中一路时钟信号的请求给所述时钟管理单元，并对由所述时钟管理单元重新发送的两路时钟信号的分频时钟信号进行采样，直到两路分频时钟信号同步。

2、  根据权利要求1所述的方法，其特征在于所述将输入的时钟信号进行预定倍数的倍频包括根据接收到的配置信息确定倍频的倍数。

3、  根据权利要求1或2所述地方法，其特征在于所述发送在预定时间内屏蔽其中一路时钟信号的请求包括根据接收到的与输入的时钟信号同频同相的时钟信号确定被屏蔽的一路时钟信号，并发送屏蔽请求。

4、  一种高速DAC的同步装置，其特征在于，包括：
时钟管理单元，用于将输入的时钟信号进行预定倍数的倍频和分路，得到两路同频同相的时钟信号并发送；
分频单元，用于将接收到的两路同频同相的时钟信号分别进行预定倍数的分频，并分别将两路分频时钟信号发送；
中央控制单元，用于分别对接收到的两路分频时钟信号进行采样，若检测到两路分频时钟信号的采样不同步，则发送在预定时间内屏蔽其中一路时钟信号的请求给所述时钟管理单元，并对由所述时钟管理单元重新发送的两路时钟信号的分频时钟信号进行采样，直到获得的两路分频时钟信号同步。

5、  根据权利要求4所述的装置，其特征在于，在时钟管理单元中还包括：
用于根据接收到的配置信息确定倍频的倍数。

6、  根据权利要求4或5所述的装置，其特征在于，在中央控制单元还包括：
用于根据接收到的与输入的时钟信号同频同相的时钟信号确定被屏蔽的一路时钟信号，并发送屏蔽请求。

一种高速DAC的同步方法及装置
技术领域
本发明涉及一种高速DAC的同步方法及装置，属于信号调制技术领域。
背景技术
模拟正交调制被广泛的应用在通信和雷达领域。调制的输入为I、Q两路基带正交模拟信号。目前，基带信号处理多采用数字信号处理的方式实现，处理完成后的信号通过数模转换芯片(Digital to Analog Converter，DAC)转换成正交调制所需的模拟信号。
根据奈奎斯特采样定理的要求，DAC的采样频率必须满足至少为输出信号带宽2.5倍的要求。也就是说，输出信号带宽越宽，相应的DAC采样频率也要越高。目前，常见的多通道DAC的采样频率普遍较低，其采样频率无法满足输出宽带信号的要求；而高采样速率的DAC都为单通道。
对于正交模拟调制来说，I、Q两路通道必须具有明确的正交相位关系，以实现镜相频率的抑制，这就对I、Q两路通路的同步性提出了严格的要求。对于单通道DAC来说，由于芯片自身存在差异，所以除了在硬件电路上保证相关信号走线的严格等长外，还需要其他辅助手段，来保证两路输出信号的同步性，为了方便与其他数字器件的接口，都采用低速并行输入，然后芯片内部进行并串转换成高速信号的方式，以降低输入数字信号的速率，便于硬件电路的实现。DAC上电时，时钟分频器可能在多个状态中的任意一个状态启动，不同DAC的时钟分频器在不同的状态启动，从而引起多个DAC输出的数据之间会有一个或多个时钟周期的延迟，导致多个DAC输出信号的不同步。
因此，在现有的高速DAC技术中存在输出信号不同步的问题。
发明内容
本发明提供了一种高速DAC的同步方法及装置，以解决在现有的高速DAC技术中存在输出信号不同步的问题。
一种高速DAC的同步方法，包括：
将输入的时钟信号进行预定倍数的倍频和分路，得到两路同频同相的时钟信号并发送；
将接收到的两路同频同相的时钟信号分别进行预定倍数的分频，并分别将两路分频时钟信号发送；
分别对接收到的两路分频时钟信号进行采样，若检测到两路分频时钟信号的采样不同步，则发送在预定时间内屏蔽其中一路时钟信号的请求给所述时钟管理单元，并对由所述时钟管理单元重新发送的两路时钟信号的分频时钟信号进行采样，直到两路分频时钟信号同步。
一种高速DAC的同步装置，包括：
时钟管理单元，用于将输入的时钟信号进行预定倍数的倍频和分路，得到两路同频同相的时钟信号并发送；
分频单元，用于将接收到的两路同频同相的时钟信号分别进行预定倍数的分频，并分别将两路分频时钟信号发送；
中央控制单元，用于分别对接收到的两路分频时钟信号进行采样，若检测到两路分频时钟信号的采样不同步，则发送在预定时间内屏蔽其中一路时钟信号的请求给所述时钟管理单元，并对由所述时钟管理单元重新发送的两路时钟信号的分频时钟信号进行采样，直到两路分频时钟信号同步。
本发明通过屏蔽一路时钟信号产生的时间差调整使两路时钟信号同步，解决了在现有的高速DAC技术中存在输出信号不同步的问题。
附图说明
图1是本发明的具体实施方式提供的一种高速DAC的同步方法的流程示意图；
图2是本发明的具体实施方式提供的一种高速DAC的同步装置的结构示意图；
图3是本发明的具体实施方式提供的一种高速DAC的同步装置的原理示意图；
图4是本发明的具体实施方式提供的时钟相位检测原理示意图；
图5是本发明的具体实施方式提供的在N＝4分频的过程中可能出现的相位关系示意图；
图6是是本发明的具体实施方式提供的FPGA内部状态机示意图。
具体实施方式
本发明的具体实施方式提供了一种高速DAC的同步方法，首先将输入的时钟信号进行预定倍数的倍频和分路，得到两路同频同相的时钟信号并发送；然后将接收到的两路同频同相的时钟信号分别进行预定倍数的分频，并分别将两路分频时钟信号发送；最后分别对接收到的两路分频时钟信号进行采样，若检测到两路分频时钟信号的采样不同步，则发送在预定时间内屏蔽其中一路时钟信号的请求给所述时钟管理单元，并对由所述时钟管理单元重新发送的两路时钟信号的分频时钟信号进行采样，直到两路分频时钟信号同步。
进一步地，相应的将输入的时钟信号进行预定倍数的倍频包括根据接收到的配置信息确定倍频的倍数。相应的发送在预定时间内屏蔽其中一路时钟信号的请求包括根据接收到的与输入的时钟信号同频同相的时钟信号确定被屏蔽的一路时钟信号，并发送屏蔽请求。
本具体实施方式提供方法实现了带宽信号正交调制时的I、Q相位同步问题，为了更清楚的说明本具体实施方式提供的一种高速DAC的同步方法，现结合说明书附图对该方法进行详细说明，如图1所示，具体可以包括：
步骤11，将输入的时钟信号进行预定倍数的倍频和分路，得到两路同频同相的时钟信号并发送。
首先利用时钟管理芯片对外部输入的时钟CLK进行N倍频和分路，产生两路同频同相的时钟信号分别发送给两个DAC，作为两个DAC采样时钟；同时产生一路与CLK同频相参的时钟信号作为FPGA内部时钟相位检测模块的工作时钟。
步骤12，将接收到的两路同频同相的时钟信号分别进行预定倍数的分频，并分别将两路分频时钟信号发送。
通过DAC内部的数字分频器，对输入的采样时钟进行N分频，分频后的时钟输出送给FPGA，作为FPGA内部时钟相位检测模块的输入。由于时钟N分频器在上电时可能从N个状态的任意一个状态启动，所以，会产生N种不同的相位情况。
步骤13，分别对接收到的两路分频时钟信号进行采样，若检测到两路分频时钟信号的采样不同步，则发送在预定时间内屏蔽其中一路时钟信号的请求给所述时钟管理单元，并对由所述时钟管理单元重新发送的两路时钟信号的分频时钟信号进行采样，直到两路分频时钟信号同步。
由于FPGA内部的时钟管理程序具有的实时配置功能，可以对来自时钟管理芯片的FPGA工作时钟进行实时相位调整，使调整后的时钟相位与输入时钟的相位相差nM2π(n=0,1...M-1),]]>相位调整以为步长。当N＝4时，调整以十六分之一个工作时钟周期为步长进行。每次相位调整完成后，以相位调整后的时钟作为采样时钟，对两路输入的DAC分频时钟信号进行采样，将采样结果进行存储。完成一个周期的相位调整和采样后，会存储M组采样点数据，比较两路各组采样点的高、低电平是否相同，可以判断两路DAC的数据锁存时钟是否同相位。如果两路DAC的数据锁存时钟相位不同，则FPGA屏蔽时钟管理芯片两路采样时钟输出中的任意一路时钟输出，而另一路保持不变，延迟一段时间后，恢复被屏蔽的一路时钟输出。通过这一操作，使两路DAC N分频器的状态一致，从而使两路DAC的数据输入同步时钟和数据锁存时钟同相位，保证两路DAC输出信号的同相位。
本具体实施方式提供的技术方案能够解决由于高速DAC内部分频器初始状态不一致，引起的多路DAC输出信号相位不同步的问题；而且，对于硬件电路的要求不高，软件算法简单有效，具有很强的实用性。
本发明的具体实施方式还提供了一种高速DAC的同步装置，如图2所示，具体可以包括：
时钟管理单元21，用于将输入的时钟信号进行预定倍数的倍频和分路，得到两路同频同相的时钟信号并发送；
分频单元22，用于将接收到的两路同频同相的时钟信号分别进行预定倍数的分频，并分别将两路分频时钟信号发送；
中央控制单元23，用于分别对接收到的两路分频时钟信号进行采样，若检测到两路分频时钟信号的采样不同步，则发送在预定时间内屏蔽其中一路时钟信号的请求给所述时钟管理单元，并对由所述时钟管理单元重新发送的两路时钟信号的分频时钟信号进行采样，直到两路分频时钟信号同步。
进一步地，在时钟管理单元21中还包括用于根据接收到的配置信息确定倍频的倍数。在中央控制单元23中还包括用于根据接收到的与输入的时钟信号同频同相的时钟信号确定被屏蔽的一路时钟信号，并发送屏蔽请求。
本具体实施方式的电路结构图可以根据图3所示的原理进行组建，时钟管理单元21可选用AD公司的AD9516型芯片，该芯片内部具有VCO模块，可以方便的实现时钟的倍频和分频操作。同时，AD9516具有时钟分路功能，能够实现多路时钟信号的同步输出。另外，AD9516具有在线可编程功能，可通过配置端口可以实现倍频、分频和时钟输出使能的控制。分频单元22可采用DAC，中央控制单元23可采用FPGA芯片，AD9516的在线配置由FPGA实现。
由AD9516产生N倍频的两路同频同相的时钟信号分别发送给两个DAC，两个DAC产生的N分频时钟同时送给FPGA，利用FPGA内部时钟管理程序具有的实时配置功能，对来自AD9516的FPGA工作时钟进行实时相位调整。
如图4所示，触发器D1和D2在每一个工作时钟周期对输入CLK1和CLK2进行一次采样，如果D1在CLK1为低时采样，则D1的输出为“0”；如果D1在CLK1为高时采样，则D1的输出为“1”。D2的输出同理。工作时钟的相位按照同一个方向，以十六分之一个工作时钟周期为步长变化16次后，得到一组16个点的D1和D2输出。
如图5所示，对于一个4分频器，DAC分频器输出的4分频时钟信号可能出现的相位关系也是4种。比较D1和D2的输出，考虑时钟本身的误差因素，当D1与D2输出不相同点的个数大于2时，则表明两路DAC输出分频时钟不同步，需要调整，否则，认为两路DAC输出分频时钟同步，不需要调整。当检测到不同步后，屏蔽AD9516所产生的两路DAC采样时钟中的一路，另一路继续正常输出，延时一段时间后，恢复AD9516被屏蔽的一路DAC采样时钟的输出，以弥补两路时钟信号的时间差。这个过程是通过FPGA向AD9516写不同的配置文件来实现的。这样可以通过控制一个DAC采样时钟的有无，来控制DAC内部分频计数器的工作状态，从而达到调整分频时钟相位的目的。图4中FSM(状态机)模块如图6所示。对AD9516重新配置后，再次检测两路时钟的同步性，如果不同步，则重复上面的重配置过程，直到同步为止。对AD9516进行重复配置时，每次一路DAC采样时钟输出屏蔽的时间应该是不同的，控制屏蔽延时的时钟应该与DAC采样时钟无相关性，这样可以保证整个同步过程进入永远同步不上的死循环中。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。