横向双扩散金属氧化物半导体器件及其制造方法 【相关申请的交叉引用】
本申请要求提交于2008年7月9日的韩国专利申请号10-2008-0066539的权益，该专利申请通过引用并入本文，如同在本文进行完全阐述一样。
【技术领域】
本发明涉及一种横向双扩散金属氧化物半导体(LDMOS)器件及其制造方法。
背景技术
横向双扩散金属氧化物半导体(LDMOS)是一种多数载流子器件(majority carrier device)，也是具有快速切换响应和高输入阻抗的横向型电源器件的代表。
图1是显示传统LDMOS器件结构的横截面图。参见该图，半导体衬底100被器件隔离层(device isolation layer)105划分成设置在左边的低压MOS(LV MOS)区A和设置在右边的高压MOS(HV MOS)区B。
LV MOS区A和HV MOS区B包括栅电极115和125、栅极介电层135和200、源极区145和180、源电极155和185、漏极区150和190、漏电极160和195、间隔件120和130以及P型阱区140和165。HV MOS区B还包括N型阱区170。另外，HV MOS区B包括在P型阱区165中形成的P型体(P-type body)175和用作漏极扩展的器件隔离层110。
通常，在HV MOS区超过30V的情形中，漏极扩展器件隔离层110形成在栅电极125和漏极区190之间，以防止电场在栅电极125的边缘的聚集中(concentration)。漏极扩展器件隔离层110可以是局部氧化硅(LOMOS)层。在亚微型(submicron)HV MOS的情况中，漏极扩展器件隔离层110可以具有浅沟槽隔离(STI)结构。
这里，漏极扩展器件隔离层110可以是扩展以延长高压电流的通道的栅极介电层200的一部分。源极区180产生的电流流过(passing through)临近漏极扩展器件隔离层110表面的硅、沿(along)该硅流动或流入该硅，以流向漏极区190。
尽管上述结构的器件隔离层可提高击穿电压，但另一方面，其增加导通电阻Ron。因此，电流驱动能力可能低于理想情况。
尤其是，当器件隔离层110具有STI结构，邻接栅极介电层200的边界部分易受高压电流的影响。因此，当电场聚集时，可能引起表面击穿。因此，设计一种具有最小导通电阻、同时保持与导通电阻处于这种关系的击穿电压的电源器件变得很重要。
【发明内容】
因此，本发明指向一种横向双扩散金属氧化物半导体(LDMOS)器件及其制造方法，其基本避免了由现有技术的局限和缺陷所引起的一种或多种问题。
本发明的目的在于提供一种能够增大击穿电压、同时降低器件导通电阻(例如，具有与现有技术基本相同的尺寸)的LDMOS器件及其制造方法。
在随后的说明书中将部分地阐述本发明的其它优点、目的和特征，本发明的一部分优点、目的和特征通过以下分析对本领域技术人员来说是显而易见的，或可以通过实践本发明而得到。通过在撰写的说明书、权利要求书以及随附的附图中具体指出的结构可以实现并获得本发明的目的和其它优点。
为了达到这些目的并获得其它优点，根据本发明的目的，如在此实施和宽泛描述的，LDMOS器件包括：形成在半导体衬底上的器件隔离层和具有深度比器件隔离层浅的双沟槽结构的漏极扩展器件隔离层；栅极介电层和栅电极，形成在所述半导体衬底上以与所述漏极扩展器件隔离层邻接；间隔件，位于所述栅电极的两侧上；源极区，形成在所述栅电极一侧的阱区中；以及漏极区，位于所述栅电极的相对侧的包括所述漏极扩展器件隔离层的阱区中。
本发明的另一方面中，一种LDMOS器件的制造方法，包括：在半导体衬底上形成氧化层；通过局部地蚀刻所述氧化层和所述半导体衬底，形成第一沟槽和第二沟槽；形成与所述第二沟槽重叠的小沟槽，以使所述第二沟槽具有阶梯形式；以及嵌入介电层，以使所述第一沟槽形成用于限定半导体器件区的器件隔离层，并且使具有所述阶梯结构的所述第二沟槽形成漏极扩展器件隔离层。
应理解的是，上文对本发明的一般性阐述和随后的详细阐述都是示例性、解释性的，旨在提供对所要求保护地发明的进一步解释。
【附图说明】
所包括的附图提供对本发明的进一步理解，其被并入并构成本申请一部分，所述附图示出了本发明的实施例，并与说明书一起用来解释本发明的原理，其中：
图1是显示传统横向双扩散金属氧化物半导体(LDMOS)器件的结构的横截面图；
图2是显示根据本发明实施例的示例性LDMOS器件的前驱物(precursor)结构的横截面图，其中，在该LDMOS器件中，氧化层和氮化层形成在半导体衬底上；
图3是根据本发明实施例的示例性LDMOS器件进一步的前驱物结构的横截面图，其中，在该LDMOS器件中，第一沟槽和第二沟槽形成在半导体衬底上；
图4是示例性LDMOS器件的又进一步的前驱物结构的横截面图，其中，在该LDMOS器件中形成第二光致抗蚀剂图案；
图5是示例性LDMOS器件的示例性衬底结构的横截面图，在该LDMOS器件中形成具有阶梯结构的第二沟槽；
图6是示例性LDMOS器件的示例性衬底结构的横截面图，在该LDMOS器件中形成器件隔离层；
图7是示例性LDMOS前驱物器件的横截面图，在该LDMOS前驱物器件中形成栅电极；以及
图8是显示根据本发明实施例的示例性LDMOS器件的横截面图。
【具体实施方式】
将详细参考根据本发明的示例性实施例的横向双扩散金属氧化物半导体(LDMOS)器件，在附图中图示了本发明的实例。只要可能，在所有附图中使用相同的附图标记来标示相同或相似的部件。
在下文的描述中，将仅仅解释与本发明直接相关的特征，而省略关于众所周知的功能、结构和组件的描述，以便不混淆本发明。
应理解的是，当将诸如层、区、图案或结构之类的元件描述为在另一元件“上”或“以下”时，该元件可以“直接”设置在另一元件上，或者该元件和另一元件之间有一个或更多个插入元件从而“间接”设置在另一元件上。
参见图8，根据本发明实施例的LDMOS器件包括由器件隔离层310分隔开的低压MOS(LV MOS)晶体管(或A区)和高压漏极扩展MOS(HVDEMOS)晶体管(或B区)。由于本发明的示例性LDMOS器件与HV DEMOS区B的结构相关，所以在图2至图7中仅示出了HV DEMOS区B。
图2是显示了在半导体衬底300上形成氧化层375a和氮化层430的状态下的LDMOS器件区的横截面图。更具体地，例如通过物理或化学气相沉积(PVD或CVD)或通过湿式或干式热氧化，在半导体衬底300上形成氧化层375a。半导体衬底300可包括例如单晶硅衬底或主要由例如单晶硅衬底构成。接着，通常通过PVD或CVD，在氧化层375a上形成氮化层430。例如，氧化层375a可包括例如厚度约为100-150的SiO2层、或主要由例如厚度约为100-150的SiO2层构成。氮化层540可包括例如厚度约为500-600的Si3N4层、或主要由例如厚度约为500-600的Si3N4层构成。
氮化层430被用作蚀刻掩膜(例如，用于蚀刻一个或多个隔离沟槽的硬掩膜)。通过随后的工艺，氧化层375a可形成栅极介电层，这将在下文进行解释。
图3是显示了在半导体衬底300中形成第一沟槽310a和第二沟槽320a的状态下的示例性LDMOS器件区的横截面图。
在氧化层375a的上部或表面上敷涂或沉积第一光致抗蚀剂。随后，进行刻线对齐(reticle alignment)、曝光和显影，从而形成第一光致抗蚀剂图案(未显示)。接着，使用第一光致抗蚀剂图案作为蚀刻掩膜，蚀刻氮化层430、氧化层375a和半导体衬底300上侧的一部分，然后去除第一光致抗蚀剂图案。从而，在氮化层430和氧化层375a中形成开口区。在半导体衬底300的与氮化层430和氧化层375a中开口区相对应的位置处形成第一沟槽310a和第二沟槽320a。
提供第一沟槽310a以形成器件隔离层，该器件隔离层将LV MOS区A与HV DEMOS区B分隔开，和/或将两个相邻的HV DEMOS区彼此隔开。提供第二沟槽320a以形成至少一部分漏极扩展器件隔离层。
第二沟槽320a比第一沟槽310a浅。通过调节第一光致抗蚀剂图案的开口区的各自的尺寸可控制沟槽310a和320a的深度。例如，氮化层430和氧化层375a在第二沟槽320a之上的开口可以为0.10至0.35微米，而氮化层430和氧化层375a在第一沟槽310a之上的开口可以为0.15至1.0微米。可选择地，第二沟槽320a的深度可以是1000-3500第一沟槽310a的深度可以是1500-6000因此，氮化层430和氧化层375a在第二沟槽320a之上的开口与氮化层430和氧化层375a在第一沟槽310a之上的开口的比率和/或第二沟槽320a的深度与第一沟槽310a的深度的比率可以分别为约0.5∶1至约0.8∶1。
图4是形成第二光致抗蚀剂图案440的LDMOS器件的横截面图。
用光致抗蚀剂填充第一沟槽310a和第二沟槽320a，并且在经图案化的氮化层430上形成第二光致抗蚀剂图案440。第二光致抗蚀剂图案440的开口设置为接近第二沟槽320a，其尺寸小于第二沟槽320a。可选择地，第二光致抗蚀剂图案440中的开口的尺寸(例如宽度)可以与第二沟槽320a相似或者比第二沟槽320a更大，在这种情况下，开口可以与第二沟槽320a重叠。
图5是在以阶梯结构形成第二沟槽320a和320b的状态下的LDMOS器件的横截面图。
使用第二光致抗蚀剂图案440作为蚀刻掩膜，蚀刻氮化层430、氧化层375a和半导体衬底300上侧的一部分。可相对于氧化层375a和衬底300选择性地蚀刻氮化层430，并且可相对于衬底300选择性地蚀刻氧化层375a。这种蚀刻可以是湿式的(例如使用水性蚀刻剂(aqueous etchant)，如在氮化层430的情况下使用磷酸水溶液(aqueous phosphoric acid)或在氧化层375a的情况下使用氢氟酸水溶液(aqueous hydrofluoric acid))。将衬底300蚀刻到深度小于沟槽320a的深度，从而形成斜坡式侧壁。第二沟槽部分320b的深度可以为第二沟槽部分320a深度的30％-80％(例如40％-65％)。第二沟槽部分320b的斜度可以相对于衬底300的水平表面成75°～88°(例如，80°～85°)。然后去除第二光致抗蚀剂图案440。
由此，形成与第二沟槽320a重叠的小沟槽320b，从而将第二沟槽320a构造成阶梯式双沟槽结构。
图6是在形成器件隔离层310和320的状态下的LDMOS器件的横截面图。
用介电层填充第一沟槽310a和第二沟槽320a，该介电层还形成在氮化层430上。介电层可包括氧化硅(如二氧化硅)，并且可通过化学气相沉积(例如高密度等离子体辅助CVD)来沉积该介电层。在沉积形成浅沟槽隔离(STI)结构310和320的氧化物之前，可以在沟槽310a、320a和320b的暴露区域中生长薄的热氧化层。
接着，例如通过化学机械抛光(CMP)，使用氮化层430作为抛光停止层将介电层平坦化，从而形成STI结构310和320。
图7是在形成栅电极380的状态下的LDMOS器件的横截面图。
去除氮化层430，以便形成如图7所示的器件隔离层310和320。这里，可使用磷酸溶液通过湿式蚀刻，去除氮化层430。这里，将嵌入到第一沟槽310a和第二沟槽320a中的介电层的上边缘圆化，从而得到如图7所示的器件隔离层310和320的形状。
在完成器件隔离层310和320之后，通过光刻掩膜和离子注入形成阱区350、395和400(图8)。
接着，(通常通过热氧化)在衬底300上形成薄的氧化硅层375a，并且在器件隔离层310和320以及氧化层375a上形成多晶硅层。氧化层375a的厚度可以为20-100氧化层375a的厚度可取决于施加到覆盖的多晶硅栅电极上的电压。此外，在沉积多晶硅层之前，可掩盖(mask)衬底300的相对低电压(LV)区，并且可以使HV DEMOS区中的氧化层375a更厚(例如厚10-50例如通过湿式或干式热氧化)。将多晶硅层和氧化层375a图案化，从而形成靠近漏极扩展器件隔离层320的栅电极380和栅极介电层390。
一般通过共形毯覆式沉积(conformal blanket deposition)一层或多层介电层(例如氧化硅和/或氮化硅)并且通过各向异性蚀刻，在栅电极380的两侧形成间隔件385。
在一个实施例中，栅电极380的厚度可以是约200-300在另一个实施例中，栅电极的厚度可以是约2000-3000
图8是显示根据本发明的示例性实施例的LDMOS器件的横截面图，其中该LDMOS器件包括LV MOS区A和HV DEMOS区B。尽管根据图2-图7只解释了HV DEMOS区B，但可以与HV DEMOS区B的相应部件一起制造LV MOS区A的器件隔离层310、P型阱区350、栅极介电层375、栅电极330和间隔件335。
在LV MOS区A的P型阱区350中注入N+离子，从而在器件隔离层310和间隔件335之间形成源极区355和漏极区365。此外，在HV DEMOS区B的P型阱区395中注入P+离子和N+离子，从而形成P型体405和源极区410。
此外，在HV DEMOS区B的N型阱区400中注入N+离子，从而在漏极扩展器件隔离层320和器件隔离层310之间形成漏极区425。
接着，执行硅化物处理[例如，对硅化物形成金属进行毯覆式沉积(例如通过溅射)，所述金属例如为钛、钽、钨、钼、镍或钴，然后进行退火以形成导电金属硅化物]，以分别在LV MOS区A和HV DEMOS区B的源极区355、405和410以及漏极区365和425中形成源电极360、415和漏电极370、420。
根据上述实施例，由于双沟槽的阶梯结构，使得漏极扩展器件隔离层320的深度可以减小，并且还可改善易受影响的栅极边缘。结果，与传统结构相比，可缩短电流路径(path of current)。而且，可阻止施加到漏极端420高压偏压聚集在栅极边缘。结果，可降低半导体器件的导通电阻，同时增大击穿电压。
通过以上阐述显而易见的是，根据本发明上述实施例中任一实施例的LDMOS器件及其制造方法，通过使用双沟槽器件隔离层能够提高LDMOS器件的击穿电压，同时降低导通电阻。结果，可增强半导体器件运行的可靠性。
对本领域技术人员显而易见的是，在不脱离本发明的精神和范围下可对本发明进行各种改进和变化。因此，本发明旨涵盖本公开的改进和变化只要这种改进和变化落在随附权利要求和其等同物的范围内。