横向双扩散金属氧化物半导体晶体管及其制造方法 【技术领域】
本发明涉及半导体器件领域，具体涉及一种横向双扩散金属氧化物半导体(LDMOS)晶体管及其制造方法。
背景技术
电压调节器，例如DC-DC电压转换器，用于为各种各样的电子器件系统提供稳定的电压源。低压设备(如笔记本电脑、手机等)在电池管理上尤其需要高效的DC-DC变换器。开关电压调节器能产生输出电压，它通过把输入直流电压转换成高频电压，然后再滤波而产生输出直流电压。具体来说，开关调节器包括一个开关，以使输入直流电压源(如电池)和负载(如整合电路)间交替连接和断开连接。输出滤波器一般包括一个电感和电容，介于输入电压源和负载之间，对开关输出实行滤波，从而提供输出直流电压。一个控制器(如脉宽调节器，脉冲频率调节器等)能控制开关来取得大体上恒定的输出直流电压。
LDMOS晶体管由于其在导通电阻(Rdson)和漏源击穿电压(BVd_s)之间的均衡性能而广泛应用于开关式调节器。LDMOS晶体管可以利用双极-互补金属氧化半导体-双重扩散金属氧化半导体工艺制程(Bipolar-CMOS-DMOS(BCD))。在LDMOS晶体管的一种实现方式中，栅极由两个不同的栅极氧化区域组成，一个为普通的薄型栅氧化层，另一个为较厚的高电压栅氧化层。但是，采用这种方式存在以下缺点：(1)薄型栅氧化层和厚高压氧化层之间的突变区域存在可靠性的问题；(2)在制程中HV栅极氧化物层刻蚀时导致场氧化层(FOX)的减薄，这将会给场隔离区域带来负面影响。
【发明内容】
本发明提供一种横向双扩散金属氧化物半导体(LDMOS)晶体管及其制造方法，以解决现有技术薄型栅氧化层和厚高压氧化层之间的突变区域存在可靠性以及在制程中HV栅极氧化物层刻蚀时导致场氧化层(FOX)的减薄，这将会给场隔离区域带来负面影响的问题。
为实现上述目的，本发明采用以下的技术方案：
在依据本发明的一个实施例中，一种在衬底上制造具有源极区域、漏极区域、栅极区域的LDMOS晶体管的方法，包括：
在所述衬底的表面注入n型掺杂剂以形成n掺杂n-阱区域；
在所述晶体管的源极区域和漏极区域之间形成栅极氧化物和漏极氧化物层，栅极氧化物层与源极区域相邻，漏极氧化物层与漏极区域相邻；
使用导电材料涂覆所述栅极氧化物和一部分漏极氧化物形成栅极；
在所述晶体管的所述源极区域注入p型掺杂剂以形成的p掺杂p体区域；
在漏极区域注入n型掺杂剂以形成的n掺杂漏极区域；
在源极区域注入n型掺杂剂以形成第一n掺杂n+区域；
在漏极区域注入n型掺杂剂以形成第二n掺杂n+区域；
在源极区域注入p型掺杂物以形成p掺杂p+区域。
在依据本发明的一个实施例中，n型LDMOS晶体管结构包括：
衬底上的n型掺杂DNW区域；
在LDMOS晶体管的源极区域和漏极区域之间的栅极氧化物和漏极氧化物，该栅极氧化物与源极区域相邻，该漏极氧化物与漏极区域相邻；
由栅极氧化物和一部分漏极氧化物形成的导电栅极；
在源极区域内的p掺杂的p体区域；
在漏极区域内的n掺杂的漏极区域；
在源极区域中的p掺杂p体内的第一n掺杂n+区域和p掺杂的p+区域，并且第一n掺杂n+区域和p掺杂的p+区域相邻；
在漏极区域内的第二n掺杂的n+区域。
在依据本发明的一个实施例中，p型LDMOS晶体管结构包括：
衬底上的n掺杂的DNW区域；
在LDMOS晶体管的源极区域和漏极区域之间的栅极氧化物和漏极氧化物，该栅极氧化物与源极区域相邻，该漏极氧化物与漏极区域相邻；
在栅氧化层和部分漏氧化层之上的导电栅极；
在源极区域内的n掺杂n体区域；
在漏极区域内的p型掺杂区域；
在源极区域的n掺杂n体中的第一p掺杂p+区域和n掺杂n+区域，并且第一p掺杂p+区域和n掺杂n+区域相邻；
在漏极区域内的第二p掺杂的p+区域。
本发明另提供一种在衬底上制造具有源极区域，漏极区域和栅极区域的晶体管的方法，包括以下步骤：
在该衬底的表面中注入掺杂物形成具有第一体积和第一表面面积的第一杂质区域，该第一杂质区域是第一种类型；
在该晶体管的源极区域和漏极区域之间形成栅氧化层和漏氧化层，该栅氧化层与源极区域相邻，该漏氧化层与漏极区域相邻；
使用导电材料涂覆栅氧化层和部分漏氧化层以形成栅极；
在该晶体管源极区域的第一杂质区域的第一表面面积内，注入掺杂物形成具有第二体积和第二表面面积的第二杂质区域以及具有第三体积和第三表面面积的第三杂质区域，所述第二杂质区域是与第一类型相反地第二种类型，所述第三杂质区域是第一类型；
在该晶体管漏极区域中的第一杂质区域的第一表面面积内，注入掺杂物形成具有第四体积和第四表面面积的第四杂质区域，该第四杂质区域是第一类型；
在该晶体管源极区域中的第二杂质区域的第二表面面积内，注入掺杂物形成具有第五体积和第五表面面积的第五杂质区域，该第五杂质区域是第一类型；
在该晶体管漏极区域中的第四杂质区域的第四表面面积内，注入掺杂物形成具有第六体积和第六表面面积的第六杂质区域，该第六杂质区域是第一类型；
在该晶体管源极区域中的第二杂质区域的第二表面面积内，注入掺杂物形成具有第七体积和第七表面面积的第七杂质区域，该第七杂质区域是第二类型。
由于采用以上的技术特征，使得本发明相比现有技术，具有以下的优点和积极效果；
1.依据本发明的实施例所实现的LDMOS晶体管，在特定区域上的漏氧化物选择性生长形成之后，形成漏氧化层第二类型区域硅氧化方法利用氮化物覆盖剩余的硅区域以此来保护剩余的硅区域。因此在特定的实施例中，这个方法可以消除隔离FOX区域的变薄。进一步来说，相比与传统方法，可以很方便的实现对漏氧化层厚度的控制而不会影响其场氧化层。
2.依据本发明的实施例可以利用相同的掩模版以形成两个相反的掺杂体区域。
3.依据本发明的实施例，因为由第二局部氧化硅工艺产生的“鸟嘴”区域使得在栅氧化层和漏氧化层区域之间的过渡相对平滑一些，形成漏氧化层的第二类型局部氧化硅方法同样能消除晶体管栅极下的各种氧化层之间的任何急剧的阶跃变化。
4.由于局部氧化硅LOCOS是可以选择性的界定的，所以漏氧化层(例如采用局部氧化硅LOCOS)的形成不会影响其他区域。
【附图说明】
图1为具有阶梯状双栅氧化层的LDMOS晶体管的截面示意图；
图2为以场氧化物(FOX)作为高压栅极氧化物的LDMOS晶体管的截面示意图；
图3为制造图1所示晶体管的方法流程图；
图4为根据本发明的实施例的n-型LDMOS晶体管的制造方法的流程图；
图5A-5L为根据本发明的实施例制造n-型LDMOS晶体管的工艺流程的截面示意图；
图6为根据本发明的实施例的n-型LDMOS晶体管结构的截面示意图；
图7为根据本发明的实施例的p-型LDMOS晶体管结构的截面示意图。
图8A为依据本发明实施例的n-型LDMOS晶体管的截面示意图，其中漏极氧化物延伸至多晶硅栅靠近漏极的一侧边缘一个预设距离值，或者漏极区域的n+区域与多晶硅栅靠近漏极的一侧边缘之间有一距离值。
图8B为根据本发明的实施例，使用氮化物或高-K电介质的n-型LDMOS晶体管结构的截面示意图；
图9为根据本发明的实施例，使用LDMOS晶体管的开关电压调节器的应用方框图。
【具体实施方式】
以下结合附图对本发明的几个优选实施例进行详细描述，但本发明并不仅仅限于这些实施例。本发明涵盖任何在本发明的精髓和范围上做的替代、修改、等效方法以及方案。为了使公众对本发明有彻底的了解，在以下本发明优选实施例中详细说明了具体的细节，而对本领域技术人员来说没有这些细节的描述也可以完全理解本发明。另外，为了避免对本发明的实质造成不必要的混淆，并没有详细说明众所周知的方法、过程、流程、元件和电路等。
下面以相关技术领域人员所熟知的过程、流程、逻辑模块、功能模块，处理，电路图、代码、数据位、数据流、信号，或者计算机、处理器、控制器、存储器波形的形式对本发明内容进行详尽描述。
这些过程、流程、逻辑块、功能等，一般被认为是达到理想或者预期的结果的步骤或指示的自洽序列。步骤一般包括物理量的物理操纵。通常情况下，尽管不一定是，这些数量常采取电、磁、光学或量子信号等形式，它们能够被储存，转让，合并，比较，并以其他方式被计算机或数据处理系统所控制。事实证明，有时候为了方便起见，鉴于共享的原因，把这些信号称作为位、波、波形、流、值、元素、符号、字母、术语、数字等类似的名称，在计算机程序或软件中称之为代码(可能是目标代码，源代码或二进制代码)。
但是应当指出，所有这些术语以及其类似的术语都与相应的物理量或者信号有关，并且仅仅是方便于这些物理量或者信号的标识。除非特别声明，否则在以下的描述中，所使用的术语诸如“处理”，“操作”，“计算”，“决定”，“操纵“，“变换”以及类似的均指计算机或数据处理系统中的行为和进程，或类似的处理装置(例如，一个电子，光学或量子计算或处理装置或电路)，由计算机、数据处理系统或者类似处理装置操纵和变换以物理量表示(如电子)的数据。这些术语把控制和变换电路、系统或结构(例如，寄存器、存储器、其他这样的信息存储、传输或显示设备)元件中的物理量的处理设备的行为和进程看作为其他相似的数据，并用相同或者不同的系统或结构的组成部分之中的物理量表示。
此外，在本应用中，“电线”、“绕线”、“引线”、“信号”、“导线”和“总线”指的是任何已知的结构、构造、布局、技术、方法或者过程以用来在物理上把电路中的信号从一个点传到另一个点。除另有说明否则使用文本的上下文中，通常情况下，“已知”、“固定”、“给定”、“肯定”和“预定”指的是一个值另有说明的除外；数量、参数、约束条件、条件、状态、流程、过程、方法、实施，或各种组合等在理论上是可变的，但是提前设定后，在后续使用中保持不变。
依据本发明的实施例，可以实现具有薄栅氧化层和较厚的漏氧化层的LDMOS晶体管。例如，漏氧化层由局部氧化硅形成。另外，源极区域中具有n型掺杂源极连接(NSL)区域，其跨度约为p掺杂p体区域的宽度，因此在制程中可以使用相同的掩模版。所述NSL区域比源极p+区域的掺杂度低，因此p型掺杂p+区域能补偿所述的NSL的n型掺杂区域，并且实现p体区域与源极金属之间的p型欧姆接触。
本发明进一步涉及LDMOS晶体管的结构、方法和电路的硬件实现。依据本发明的实施例，可以方便地控制漏氧化层的厚度而不会影响场氧化层。此外，本发明的实施例可以使用相同掩模版以形成两个相反的掺杂体区域。以下结合实施例从各个方面对本发明进行更详细的解释。
LDMOS晶体管被广泛使用于功率设备和开关型调节器。例如，LDMOS晶体管能用双极-互补金属氧化半导体-双重扩散金属氧化半导体(Bipolar-CMOS-DMOS(BCD))工艺实现。使用BCD工艺技术可以在单个硅片上集成互补金属氧化半导体(CMOS)、双极和功率器件。
在BCD制程中，LDMOS晶体管被设计成具有与CMOS逻辑一致的栅极驱动电压和阈值电压。以这种方式，CMOS逻辑可以直接驱动功率LDMOS器件或晶体管。这样的LDMOS晶体管在栅极到源极和栅极到体区域的重叠区域中共享同一个CMOS栅氧化层(GOX)。例如，CMOS核供以3.3V电压时，GOX的厚度约为CMOS核供以5V电压时GOX厚度约为当然，任何合适的GOX厚度(例如，到)和CMOS核(CMOS core)供电(例如，1.8V到12V)都能在特定的实施例中使用。
由于相对广泛的应用，具有12V～80V漏源额定工作电压的LDMOS晶体管结构这是BCD技术发展的焦点。功率LDMOS晶体管的一个关键参数是特征导通电阻(RDSON)，即单元面积上的导通电阻。为了实现较低的导通电阻值RDSON，可以将器件的元胞尺寸最小化以增加沟道密度。考虑到高压模块的需要，漏极到栅极的间隔区域可能相对大一些。因此，漏极到源极间隔结构的最优化设计是保证LDMOS晶体管性能的最优化的一个考虑因素。
参考图1，所示为具有阶梯状双栅氧化层的LDMOS晶体管的截面示意图100。这样的方法适用于具有相对薄的高压栅氧化层(HVGOX)的LDMOS晶体管。对于更高额定值的LDMOS晶体管，如当额定值为20V时该HVGOX的厚度应增加到额定值为40V时厚度应增加到对于这样厚度的HVGOX，两层的栅氧化物LDMOS结构很难实现，原因为：(1)HVGOX的刻蚀导致的场氧化层(FOX)的损失；(2)在GOX和HVGOX过度区域间的相对急剧的阶跃。
如图1所示的结构，可以通过两阶栅氧化物的工艺实现该栅氧化层的构造：(1)首先制造较厚的HVGOX，并且刻蚀以界定HVGOX区域；(2)同样的方法制造薄型栅氧化层104。这种方法的缺点是，在刻蚀过程中，硅区域(HVGOX区域除外)将损失与HVGOX厚度一样的氧化层。p型p体(PBODY)区域114包括p+区域106、n+区域110和n型轻漏掺杂区域(NLDD)112。在漏极端，n+重掺杂的扩散区域108在低掺杂n型扩散区域(N-LD)118内。同时，p型衬底124支撑高压深n阱区域(HV-NWELL)122。
示例采用CMOS和BCD制程的场氧化层FOX120的厚度范围约为到由于FOX120在如上所述两阶栅氧化层前形成，所以在HVGOX氧化层生成过程中，该FOX的厚度基本上不增加。当HVGOX刻蚀时，该FOX区域损失了与HVGOX相同的氧化物量。FOX厚度的减小对场隔离区域有着不可预料的不良影响。此外，在GOX104和HVGOX116之间相对急剧的过渡区域也同样会影响其可靠性。
参考图2，所示为利用FOX作为HV栅氧化层的LDMOS的晶体管的剖面示意图200。在该实施例中，不会出现FOX变薄的问题。然而，由于FOX厚度的选择以优化场隔离效果为目的，所以这种方法不能为了获得较合适的LDMOS导通电阻值RDSON而优化FOX的厚度。
如图3，流程图300所示为图1所示的晶体管的制造方法。流程开始(302)后，形成高压深n-阱(HV-NWELL)区域(304)。然后采用例如局部氧化硅以形成场氧化层(FOX)区域(306)，紧接着生成HVGOX氧化层(308)，然后用掩模版生成HVGOX区域(310)。接着形成栅氧化层(GOX)(312)，然后形成多晶硅栅极(314)。注入p-型掺杂剂以用来形成p掺杂p体(PBODY)区域(316)。注入n型掺杂剂以在源极区域内形成轻漏掺杂区域(LDD)(318)和在漏极区域内更重的n型轻掺杂扩散区域(N-LD)(320)。然后，形成侧壁(322)，注入n-型掺杂剂以用来形成源极和漏极n-型区域(324)，在源极注入p-型掺杂剂以用来形成p-型区域(326)，流程结束(328)。
下面介绍依照本发明的LDMOS晶体管的制造方法的一实施例。
一个在衬底上制造具有源极区域、漏极区域、栅极区域的LDMOS晶体管的方法包括：(1)在所述衬底的表面注入n型掺杂剂以形成n型掺杂的深n-阱(DNW)区域；(2)在源极区域和漏极区域之间形成栅氧化层和漏极氧化层，所述栅氧化层与源极区域相邻，所述漏氧化层与漏极区域相邻；(3)用导电材料涂覆栅氧化层和部分漏氧化层以形成栅极；(4)在所述的源极区域注入p型掺杂剂以形成p型掺杂p体区域；(5)在所述的漏极区域注入n型掺杂剂以形成n型掺杂的区域；(6)在所述的源极区域注入n型掺杂剂以形成第一n型掺杂n+区域；(7)在所述的漏极区域注入n型掺杂以形成第二n型掺杂n+区域；(8)在所述的源极区域注入p型掺杂剂以形成p型掺杂p+区域。
参考图4，400所示为按照本发明的实施例，制造LDMOS晶体管的方法的流程图。流程开始(402)，形成深n-阱(DNW)区域(404)。采用如局部氧化硅工艺以形成FOX区域(406)。使用掩模版界定高压(HV)漏极区域(408)。利用局部氧化硅工艺形成HV漏氧化层(410)。形成栅氧化层(412)。形成多晶硅栅极(414)。注入P型掺杂剂来形成p掺杂p体的区域(41 6)。
与注入P型掺杂剂以形成P掺杂P体区域(416)同理，向同样的掩模版注入n型掺杂以形成型掺杂源极连接区域NSL(418)。因此，p体区域内的一窗口区域包括该两个相反的掺杂区域(p型和n型)。注入n型掺杂剂以形成n型掺杂的漏极区域(420)，这种方法同样也可以被用来形成其他器件。然后，形成侧壁(422)，并注入n型掺杂剂以形成源极和漏极n型(n+)区域(424)。在源极内注入p型掺杂以形成p型(p+)区域(426)，流程结束(428)。
在某些特定的实施例中，上述工艺流程的顺序可作相应改变。例如，相对于n-掺杂漏极区域的形成，形成p型掺杂p体区域和NSL的顺序可以颠倒。相似地，形成源极和漏极n+/p+区域的顺序也可以颠倒。进一步说，类似的工艺流程也可用来形成p型LDMOS晶体管。参考图7，以下将讨论p型LDMOS晶体管结构的一个实施例。
在特定的实施例中，晶体管栅极至少部分覆盖栅氧化层和漏氧化层(例如采用局部氧化硅形成)。场氧化层区域(FOX)的厚度(考虑到晶体管的隔离)可能约为漏极氧化层约为进一步，与通过均匀生长然后用掩模版刻蚀形成氧化层的方式不同，由于局部氧化硅LOCOS是可以选择性的界定的，所以漏氧化层(例如采用局部氧化硅LOCOS)的形成不会影响其他区域。另外，场氧化层(FOX)区域可以是第一类型区域氧化硅LOCOS，栅极下面的漏氧化层可以是第二类型区域氧化硅LOCOS。相比与传统的方法，采用这种实现方式，可以通过对漏氧化层的设定选择来改善对厚度的控制。
参考图5A-5L，所示为按照本发明的实施例LDMOS晶体管的截面示意图。图5A，示意图500A中，在p-型衬底626中形成深n-阱(DNW)624区域。图5B，示意图500B中，利用标准局部选择性氧化工艺在DNW624内形成场氧化层(FOX)区域620。
在图5C，示意图500C中，使用掩模版来限定高压漏极区域。氧化物垫502形成后，形成氮化物保护层504。然后，光刻胶层506形成。这里，光刻胶层506成像，氮化硅504和氧化物垫层502被腐蚀露出区域508以用来形成漏氧化层。接着移除光刻胶层506，HV漏氧化层在指定区域508内生成。在利用局部选择性氧化工艺形成HV漏极氧化层之后，移除氮化物504和氧化物垫层502，形成图5D，示意图500D所示的结构。
在图5E，示意图500E中，利用生长氧化层510来形成栅氧化层。在图5F，示意图500F中，在氧化层510、漏氧化层616和场氧化层(FOX)620之上沉积多晶硅512。在图5G，示意图500G中，形成多晶硅栅极。通过腐蚀多晶硅层512和氧化层510来形成多晶硅栅极602和栅氧化层(GOX)604。
参考图5H，示意图500H中，p型p体区域(PBODY)614和NSL区域612被注入形成。如上所述，NSL区域612和PBODY614使用相同的掩模版。如图5I，示意图500I中所示n-型漏极区域618被注入形成。在图5J，示意图500J中，在多晶硅栅极602的两侧形成侧壁622。
在图5K，示意图500K中，n+区域的注入可以通过n-型掺杂剂的注入来实现。例如，在n型漏极区域(NDRAIN)618内形成n+区域608，在p型p体区域614内形成n+区域610。在图5L，示意图500L中，p+区域的注入通过p型掺杂剂的注入来完成。例如，在p型p体区域614中形成p+区域606，606与n+区域610相邻。该p+区域606能补偿重叠的NSL区域，并与源极电极形成p型欧姆接触。
或者，在某些实施例中，NDRAIN区域可在栅极形成之前形成。在一些实施例中，也可以没有NDRAIN区域。同样地，其他工艺步骤也可能按照其他顺序完成。例如，形成某些掺杂区域如n+和p+的顺序可以颠倒，或在整个工艺流程的其他位置处实现。
另外，形成LDMOS器件的特定工艺步骤或次序如上所述，这样的工艺模型可以嵌入其他的工艺模型，例如CMOS或双极模型。在这种情况下，将会有工艺流程中的附加工艺步骤。例如，在注入第一类型局部氧化硅形成场氧化层(FOX LOCOS)之前，注入第一类型局部氧化硅形成场氧化层和利用第二类型局部氧化硅工艺形成高压漏氧化层之间，或者注入第二类型局部氧化硅和形成栅氧化层之间等，会有其他的注入步骤。
下文为依据本发明实施例的一种N型LDMOS晶体管结构。
在依据本发明实施例中，LDMOS晶体管结构包括：(1)在该衬底上的n掺杂深n阱(DNW)区域；(2)在该LDMOS晶体管的源极区域和漏极区域之间的栅氧化层和漏氧化层，所述栅氧化层与源极区域相邻，所述漏氧化物与漏极区域相邻；(3)在栅氧化层和部分漏氧化层之上的导电栅极；(4)在该源极区域中的p掺杂p体区域；(5)在该漏极区域中的n掺杂区域；(6)在该源极区域的p掺杂p体区域中的第一n-掺杂的n+区域和p-掺杂的p+区域，并且第一n-掺杂的n+区域和p-掺杂的p+区域相邻；(7)在该漏极区域中的第二n-掺杂n+区域。
参考图6，600所示为按照本发明的实施例的n型LDMOS晶体管结构的截面示意图。例如，采用图5A-5L或者其适当变化的工艺流程步骤可以实现图6所示的结构。在示例LDMOS晶体管器件的源极和漏极电极之间的有源区包括两个部分：(1)常规的低压(LV)栅氧化层区域604，如采用CMOS工艺；(2)通过区域硅氧化工艺形成的特殊高压(HV)漏氧化层616，它与用于FOX隔离区域620的传统区域硅氧化工艺不同。
p体区域包括两个相反的掺杂区域：(1)p型掺杂p体区域614；(2)n型掺杂的源极连接(NSL)区域612。在这个例子中，该NSL区域覆盖p体区域的宽度。因此，可以使用相同的掩模版来形成NSL和p体区域，从而减少了成本并且简化了制造工艺。该P体注入和NSL注入可以用一个具有两种掺杂剂的链注入方式实现：：一种是p-型杂质，另一种是n-型杂质。该NSL区域至少与源极n+610和p+606区域部分重叠。这与n型轻漏掺杂区域(NLDD)使用的方法不同，所述NLDD只与漏极中的n+区域重叠，并且使用与p体区域形成步骤分离的工艺步骤来完成。
在特定区域上的漏氧化物选择性生长形成之后，形成漏氧化层第二类型区域硅氧化方法利用氮化物覆盖剩余的硅区域以此来保护剩余的硅区域。因此在特定的实施例中，这个方法可以消除隔离FOX区域的变薄。进一步来说，相比与传统方法，可以改善优化对漏氧化层的氧化物厚度的控制。同时，使用特定的实施例可以来生成任何合适厚度的漏氧化层。例如，漏氧化层厚度约从到包括从到更精确地讲约为
另外，这种形成漏氧化层的第二类型局部氧化硅方法同样能消除晶体管栅极下的各种氧化层之间的任何急剧的阶跃变化。这是因为由第二局部氧化硅工艺产生的“鸟嘴”区域使得在栅氧化层和漏氧化层区域之间的过渡相对平滑一些。
一般来说，采用局部氧化硅的漏氧化层的形成步骤包括：(1)形成保护层(例如氧化垫层和氮化硅)；(2)使用光刻来限定漏氧化层的区域；(3)厚氧化；(4)形成局部氧化硅漏氧化层。形成HVGOX的步骤基本包括：(1)厚氧化；(2)使用光刻来限定HVGOX的区域；(3)形成HVGOX。
以下为依据本发明优选实施例的一种可选择的P-型LDMOS晶体管的结构。
在一个实施例中，LDMOS晶体管结构包括：(1)衬底上的n型掺杂DNW区域；(2)LDMOS晶体管的源极区域和漏极区域间的栅氧化层和漏氧化层，所述栅氧化层与源极区域相邻，所述漏氧化层与漏极区域相邻；(3)栅氧化层和部分漏氧化层上的导电栅极；(4)源极区域中的n型掺杂n型体区域；(5)漏极区域中的p型掺杂区域；(6)在源极区域的n型掺杂n体区域中的第一p-掺杂p+区域与n-掺杂n+区域，并且第一p-掺杂p+区域与n-掺杂n+区域相邻；(7)漏极区域中的第二p-掺杂p+区域。
参考图7，700所示为按照本发明的实施例的p-型LDMOS晶体管结构的截面示意图。在这个特定的实施例中，保留了很多LDMOS晶体管的特征，例如在图6中的n-型LDMOS晶体管中的第二类型局部氧化硅高压漏氧化层616。进一步来说，虽然p-型LDMOS(如图7所示)和n-型LDMOS晶体管(如图6所示)的器件结构是相反的，但是两个都是构建于DNW(如，624)之上。差异包括控制沟道轮廓和沟道长度的n型的n型体(NBODY)区域714。另外，在NBODY区域714中，p-型(p+)区域710与n-型(n+)区域706相邻。同时，p型掺杂的源极连接(PSL)区域712超出NBODY区域714中的p-型区域710(p+)。在漏极端，包括p-型漏极区域718和p-型(p+)区域708。
或者，PSL区域712跨越n型掺杂的n体区域714的宽度，因此在工艺中允许使用同一掩模版。n型体区域的注入和PSL区域的注入可以结合在一起，采用具有两种相反掺杂杂质的链注入步骤方式：一种是n-型杂质，另一种是p-型杂质。或者，在DNW区域形成p-型LDMOS，在特定实施例中可以不形成NBODY区域。PSL区域712的掺杂度低于比源极n+区域706，因此该n-掺杂的n+区域能补偿该PSL的p-掺杂区域712，并且实现从该n-主体到源极电极(例如，金属)的n-型欧姆接触。
参考图8A，800A所示为按照本发明的实施例的一种n型LDMOS晶体管的截面图，其中漏氧化层超出多晶硅栅602靠近漏极的一侧边缘一预设距离值(p)或者在漏极n+区域808到多晶硅栅602边缘有一预设距离值(q)。p的大小范围约从0.1μm到0.5μm，包括从0.15μm到0.25μm，更明确地讲约为0.2μm。q的范围约从0.1μm到0.8μm，包括0.2μm到0.6μm，更明确地讲约为0.4μm。在图8B中，所示为按照本发明的实施例，使用氮化物或高-K电介质816的LDMOS晶体管结构的截面示意图800B。
以下为依据本发明的LDMOS晶体管应用的描述。
参考图9，900所示为按照本发明的实施例使用LDMOS晶体管的开关型电压调节器的方框图。其中开关型调节模块900通过输入端904连接到第一高直流输入电压源902(例如，电池)，通过输出端908连接到负载906(例如，IC)。因此，该开关型调节模块900可以作为输入端904和输出端908之间的直流-直流变换器。
开关型调节模块900包括开关电路模块910，所述开关电路模块910用作功率开关，用于将输入端904和中间端912交替性地连接和断开。开关电路模块910还可以包括一个整流器，例如开关或二极管，将中间端914连接到地。例如，开关电路模块910包括第一晶体管，其源极连接到输入端904、漏极连接到中间端912，和第二晶体管，其源极接地，其漏极连到中间端子912。所述第一晶体管914可以是p-型LDMOS晶体管，而第二晶体管916是n-型的LDMOS晶体管。
中间端912通过输出滤波模块918连接到输出端908。该输出滤波模块918把中间端912的矩形波中间电压变换成输出端908上的直流输出电压。在一个降压变换器拓扑中，输出滤波模块918包括连接在中间端912和输出端908之间的电感920，以及与负载906并联的电容器922。在p-型LDMOS导通期间，即第一晶体管闭合时，电压源902通过第一晶体管914把能量传给负载906和电感920。然而，在n型LDMOS晶体管导通期间，即第二晶体管916闭合时，能量由电感920提供，电流通过第二晶体管916。所产生的输出电压Vout大体上为直流电压。
开关型调节模块900进一步包括控制器924，p-型LDMOS驱动器926和n-型LDMOS驱动器928，用于控制开关电路模块910的运行。所述p-型LDMOS驱动器926和n-型LDMOS驱动器都连接到电压源930。第一控制线932把p-型LDMOS晶体管914连接到它的驱动器926，第二控制线934把n-型LDMOS晶体管916连接到它的驱动器928。如图所示，这两个驱动器通过控制线936和938连接到控制器924。控制器924控制开关电路910的p型LDMOS和n型LDMOS交替导通，从而在中间端912处产生矩形波中间电压Vint。控制器924还可以包括一反馈电路，用于测量输出端的输出电压和电流。
虽然在该实施例中，控制器924是一个典型的脉冲宽度调节器，其他的调节方案也同样适用，例如脉冲频率调节。进一步来说，虽然以上所述的开关调节器为降压变换器拓扑结构，但是其他电压调节器拓扑结构也同样适用，例如升压变换器、降压-升压变换器，和射频输出放大器。
在其他的应用例子中，n-型LDMOS，即高端开关，可以替换p型LDMOS晶体管914。在该示例中，n-型高端开关的漏极连接到输入端904，它的源极连接到中间端912。该p-型LDMOS驱动器926同样可以用高端n-型LDMOS驱动器替换。
以上示例对LDMOS晶体管的工艺和结构实现进行了描述，本领域技术人员根据以上实施例可以推知其它的技术、结构以及截面器件布置等。例如，如上所述，p型LDMOS以及n型LDMOS器件均可以依此制造。n+漏极区域和栅极的间距也可以变化。另外，在特定的实施例中，氮化物或高-K介质材料可用来替换漏氧化层。
本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了最好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能最好地利用这个发明。本发明仅受权利要求书及其全部范围和等效物的限制。