轻掺杂漏极的形成方法和半导体器件 【技术领域】
本发明涉及半导体制造技术领域，特别涉及一种轻掺杂漏极的形成方法和半导体器件。
背景技术
半导体器件例如NMOS晶体管工作时，栅极接小幅的正向电压，栅氧化层下的P阱内空穴被排斥，紧贴栅氧化层的区域就会形成一层耗尽层；当栅极上的正向电压继续升高超过一个特定值(阀值电压)后，栅极与衬底间的电场强大到可以从别的地方吸引大量的电子，这一区域就会形成一层反型层，由于反型层有大量与源极和漏极相同的载流子(电子)，因此形成了一条连接源极和漏极的导电通道，于是NMOS晶体管就导通。
随着半导体器件特征尺寸的减小，特别是对于90nm以下的半导体器件，工作电压并未随特征尺寸的减小而相应的降低，于是，栅极与衬底间的电场强度增大，导致电子运动速率的增加，当电场强度增加到一定程度，使电子的能量足够高时，就会离开衬底，隧穿进入栅氧化层中，被栅氧化层中的晶格缺陷所俘获，这种现象就是热载流子效应。同样，PMOS晶体管也会产生热载流子效应，只是PMOS晶体管中的热载流子是空穴。
热载流子效应会增加NMOS晶体管的阈值电压，减小PMOS晶体管的阈值电压，使半导体器件的性能退化，并影响长期运行的可靠性。为解决这一问题，业界提出了很多办法。
例如公开号为CN101261958A的中国专利申请提供了一种互补性金属氧化物半导体场效应晶体管的制造方法，该方法包括如下步骤：a.提供半导体衬底，半导体衬底包括核心器件区域和输入/输出器件区域，核心器件区域和输入/输出器件区域的半导体衬底上都形成有栅氧化层和位于栅氧化层上的栅极；b.进行再氧化栅氧化层及栅极的步骤，在栅氧化层以及栅极的侧壁形成栅氧化壁；c.掩模核心器件区域，在输入/输出器件源漏低掺杂区进行离子注入；d.对输入/输出器件源漏低掺杂区进行退火氧化步骤，在栅氧化壁的侧壁生成侧墙，采用的温度条件是650℃～850℃，生长时间为10min～150min。
上述方法中，退火氧化步骤在栅氧化壁的侧壁生成侧墙(或称为Offsetspacer)，所述Offset spacer在90nm及其以下半导体器件制造工艺中，通常用于离子注入形成轻掺杂漏极(Lightly Doped Drain，LDD)时的遮挡物，以减小核心器件源/漏极与栅极之间交迭区(overlap)，降低交迭电容、提高器件速度。但是，对于输入/输出器件而言，所述交迭区不够的话，热载流子会更接近栅极，更容易产生热载流子效应，导致饱和电流等参数的退化，影响半导体器件的性能和可靠性。
【发明内容】
本发明解决的问题是提供一种轻掺杂漏极的形成方法，能够避免输入/输出器件的热载流子效应。
本发明解决的另一问题是提供一种半导体器件，制作过程中采用上述轻掺杂漏极的形成方法，能够避免输入/输出器件的热载流子效应。
为解决上述问题，本发明提供一种轻掺杂漏极的形成方法，包括：
提供半导体衬底，所述半导体衬底包括核心器件区域和输入/输出器件区域，所述核心器件区域和输入/输出器件区域上具有栅介质层和位于栅介质层上的栅极，所述栅极的侧壁外具有第一侧墙；
在所述半导体衬底上形成掩膜层，以将所述核心器件区域覆盖，并露出所述输入/输出器件区域；
去除所述输入/输出器件区域上的栅极的侧壁外的第一侧墙；
去除所述覆盖核心器件区域的掩膜层；
采用离子注入法分别在所述核心器件区域和输入/输出器件区域中形成轻掺杂漏极，其中，所述核心器件区域上栅极的侧壁外的第一侧墙阻挡离子注入其下面的区域。
可选的，所述去除输入/输出器件区域上的栅极的侧壁外的第一侧墙采用湿法清洗。
所述湿法清洗可以采用酸洗法。
可选的，所述第一侧墙为氮化硅，则采用磷酸湿洗去除所述输入/输出器件区域上的栅极的侧壁外的第一侧墙。
第一侧墙采用化学淀积法形成，其包括氮化硅、氧化硅中的一种或它们的组合。
可选的，所述掩膜层为光刻胶层。
所述采用离子注入法在所述核心器件区域和输入/输出器件区域中分别形成轻掺杂漏极之后，还可以包括进行退火处理。
可选的，所述退火处理在形成核心器件区域的轻掺杂漏极和形成输入/输出器件区域的轻掺杂漏极之后分别各自进行，或者，所述退火处理在所述核心器件区域和输入/输出器件区域均形成轻掺杂漏极后统一进行。
相应地，本发明还提供一种半导体器件，包括：
半导体衬底，所述半导体衬底包括核心器件和输入/输出器件；
所述核心器件和输入/输出器件均具有栅介质层和位于栅介质层上的栅极，所述核心器件和所述输入/输出器件中，仅在所述核心器件栅极的侧壁外具有第一侧墙，所述第一侧墙用于在形成轻掺杂漏极地过程中，阻挡离子注入其下面的区域。
所述输入/输出器件的栅极侧壁外和所述核心器件的第一侧墙外还具有第二侧墙。
所述第一侧墙可以包括氮化硅。
所述第二侧墙可以包括氧化硅层、氮化硅层或它们的叠层。
与现有技术相比，上述技术方案具有以下优点：
由于退火处理中杂质离子的扩散，LDD边界横向扩展，从而与栅极发生横向交迭。在现有技术中，核心器件和输入/输出器件这样的横向交迭区的大小都是一样的，而对核心器件而言，其工作电压较低，横向交迭区越小，栅极和源/漏极之间的交迭电容就越小，器件越容易驱动，有利于提高器件速度，而对于输入/输出器件而言，由于其工作电压相对于核心器件较大，如果横向交迭区较小的话，热载流子会更接近栅极，更容易产生热载流子效应。
因此，所述的轻掺杂漏极的形成方法中，通过对核心器件和输入/输出器件进行不同的离子注入工艺，也即，去除所述输入/输出器件区域上的栅极的侧壁外的第一侧墙，对核心器件的LDD进行离子注入时，采用第一侧墙和栅极遮挡，而对输入/输出器件的LDD进行离子注入时，仅采用栅极遮挡，于是输入/输出器件栅极与LDD的交迭区T大于核心器件栅极与LDD的交迭区t(见图5)，这样可以提高栅极与源/漏极的交迭电容，避免产生热载流子效应，提高输入/输出器件的性能和可靠性。
【附图说明】
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1至图5为CMOS晶体管制作过程中轻掺杂漏极的形成方法的示意图；
图6为所述轻掺杂漏极的形成方法的流程图；
图7为所述半导体器件的结构示意图。
【具体实施方式】
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
在90nm及其以下半导体器件制造工艺中，紧贴栅极侧壁外的侧墙(Offsetspacer)通常在形成轻掺杂漏极(Lightly Doped Drain，LDD)而进行离子注入时，用于定义半导体器件的源/漏扩展区，所述侧墙作为遮挡物，防止高能离子进入其下面的区域，使LDD的掺杂粒子位于栅极以下紧贴沟道的边缘，以减小核心器件源/漏极到栅极之间交迭区(overlap)，降低交迭电容、提高器件速度。但是，对于输入/输出器件而言，所述交迭区不够的话，热载流子会更接近栅极，更容易产生热载流子效应，导致饱和电流等参数的退化，影响半导体器件的性能和可靠性。而核心器件的工作电压一般低于输入/输出器件的工作电压，对于核心器件而言，由于较低的工作电压，热载流子效应并不严重。
基于此，本发明提供了一种轻掺杂漏极的形成方法以及制造过程中采用该方法的半导体器件，所述轻掺杂漏极的形成方法的基本思想在于，在离子注入工艺中，核心器件区域利用侧墙遮挡，而输入/输出器件区域不用侧墙遮挡，这样可以避免输入/输出器件中的热载流子效应。
具体地，所述轻掺杂漏极的形成方法包括：
提供半导体衬底，所述半导体衬底包括核心器件区域和输入/输出器件区域，所述核心器件区域和输入/输出器件区域上具有栅介质层和位于栅介质层上的栅极，所述栅极的侧壁外具有第一侧墙；
在所述半导体衬底上形成掩膜层，以将所述核心器件区域覆盖，并露出所述输入/输出器件区域；
去除所述输入/输出器件区域上的栅极的侧壁外的第一侧墙；
去除所述覆盖核心器件区域的掩膜层；
采用离子注入法分别在所述核心器件区域和输入/输出器件区域中形成轻掺杂漏极，其中，所述核心器件区域上栅极的侧壁外的第一侧墙阻挡离子注入其下面的区域。
可选的，所述去除输入/输出器件区域上的栅极的侧壁外的第一侧墙采用湿法清洗。
所述湿法清洗可以采用酸洗法。
可选的，所述第一侧墙为氮化硅，则采用磷酸湿洗去除所述输入/输出器件区域上的栅极的侧壁外的第一侧墙。
第一侧墙采用化学淀积法形成，其包括氮化硅、氧化硅中的一种或它们的组合。
可选的，所述掩膜层为光刻胶层。
所述采用离子注入法在所述核心器件区域和输入/输出器件区域中分别形成轻掺杂漏极之后，还可以包括进行退火处理。
可选的，所述退火处理在形成核心器件区域的轻掺杂漏极和形成输入/输出器件区域的轻掺杂漏极之后分别各自进行，或者，所述退火处理在所述核心器件区域和输入/输出器件区域均形成轻掺杂漏极后统一进行。
相应的，本发明的实施例还提供一种半导体器件，包括：
半导体衬底，所述半导体衬底包括核心器件和输入/输出器件；
所述核心器件和输入/输出器件均具有栅介质层和位于栅介质层上的栅极，所述核心器件和所述输入/输出器件中，仅在所述核心器件栅极的侧壁外具有第一侧墙，所述第一侧墙用于在形成轻掺杂漏极的过程中，阻挡离子注入其下面的区域。
所述输入/输出器件的栅极侧壁外和所述核心器件的第一侧墙外还具有第二侧墙。
所述第一侧墙可以包括氮化硅。
所述第二侧墙可以包括氧化硅层、氮化硅层或它们的叠层。
下面以互补性金属氧化物半导体(complementary metal oxidesemiconductor，CMOS)晶体管为例，给出本发明所述轻掺杂漏极的形成方法以及半导体器件的具体实施方式。
图1至图5为CMOS晶体管制作过程中轻掺杂漏极的形成方法的示意图；图6为所述方法的流程图。
步骤S1：首先，如图1所示，提供半导体衬底100，例如P型单晶硅晶片，所述半导体衬底100包括核心器件区域A和输入/输出器件区域B。
其中，核心器件区域A中具有阱区110，用于制作核心器件，输入/输出器件区域B中具有阱区112，用于制作输入/输出器件。一般说来，半导体器件在工作时，核心器件的工作电压低于输入/输出器件的工作电压，例如核心器件的工作电压通常为1.2v，而输入/输出器件的工作电压通常为1.8v或2.5v。
所述阱区110和阱区112均分别包括N阱和P阱，N阱用于形成NMOS晶体管，而P阱用于形成PMOS晶体管；N阱和P阱之间具有浅沟槽隔离结构115，将NMOS晶体管和PMOS晶体管隔离绝缘。
所述核心器件区域A和输入/输出器件区域B的阱区110和阱区112上均具有栅介质层105和位于栅介质层105上的栅极120。所述栅介质层105至少包括氧化硅，利用高温热氧化法形成；在栅介质层105上形成栅层，经过光刻、刻蚀形成栅极120，所述栅极120包括掺杂多晶硅、或者由多晶硅和多晶硅上的金属硅化物组成的叠层。
接着，如图2所示，在所述栅极120的侧壁外形成第一侧墙130。
具体地，在半导体衬底100上形成覆盖栅极120和浅沟槽隔离115的第一介质层116；所述第一介质层116至少包括氮化硅(Si3N4)、氧化硅中的一种或它们的组合，利用化学气相沉积法制备；然后采用各向异性等离子刻蚀法，反刻去除大部分的第一介质层116，仅留下栅极120侧壁周围的部分，从而形成第一侧墙130。
步骤S2：在所述半导体衬底100上形成掩膜层，将所述核心器件区域A覆盖，并露出所述输入/输出器件区域B。该掩膜层可以为光刻胶层。
具体地，如图3所示，旋涂光刻胶，接着曝光、显影，形成图案化的光刻胶层135，该光刻胶层135(掩膜层135)将核心器件区域A覆盖，并露出所述输入/输出器件区域B。
步骤S3：去除所述输入/输出器件区域B上的栅极120的侧壁外的第一侧墙130。
如图4所示，采用湿法清洗例如酸洗，去除暴露的输入/输出器件区域B上的第一侧墙130。如果所述第一侧墙130包括氮化硅，优选的，采用磷酸(H3PO4)湿洗去除该第一侧墙130，这样清洗的效果最好。清洗过程中，掩膜层135保护核心器件区域A的第一侧墙130不被清洗。
步骤S4：去除所述覆盖核心器件区域A的掩膜层135；
步骤S5：如图4所示，采用离子注入法分别在所述核心器件区域A和输入/输出器件区域B中形成轻掺杂漏极140、145，其中，所述核心器件区域A上栅极的侧壁外的第一侧墙130阻挡杂质离子入其下面的区域。
具体的，不论是所述核心器件区域A还是输入/输出器件区域B，LDD的离子注入工艺对于NMOS晶体管和PMOS晶体管是分别进行的。对N阱区注入时，掩蔽P阱区，采用小剂量、低能量的P型杂质例如BF2离子进行浅注入，对P阱区注入时，掩蔽N阱区，采用小剂量、低能量的N型杂质例如As离子进行浅注入。
对于所述核心器件区域A，LDD140的离子注入过程中，栅极120和栅极120侧壁外的第一侧墙130为遮蔽物，防止杂质离子进入其下面的区域，因此，LDD140的边界截止于第一侧墙130的外侧。
对于所述输入/输出器件区域B，LDD145的离子注入过程中，以栅极120为遮蔽物，防止杂质离子进入其下面的区域，因此，LDD145的边界截止于栅极120的外侧。
如图5所示，然后进行退火处理，可以采用高温炉退火或快速热退火，退火过程中轻掺杂漏极140、145的边界横向移动。离子注入后的半导体衬底经过退火后，能够修复被注入的杂质离子损伤的晶格缺陷，还能是注入的离子移动到晶格位置，将其激活。
所述退火处理，可以在形成核心器件区域的轻掺杂漏极和形成输入/输出器件区域的轻掺杂漏极之后分别各自进行，这样实际上进行至少两次的退火工艺，能够针对分别针对不同的器件区域选择退火的工艺参数，有利于提高半导体器件的整体性能。
所述退火处理，也可以在所述核心器件区域和输入/输出器件区域均形成轻掺杂漏极后统一进行，这样实际上仅进行一次退火工艺，能够减少工艺步骤，有利于降低生产成本。
由于退火处理中杂质离子的扩散，LDD边界横向扩展，从而与栅极120发生横向交迭。在传统工艺中，核心器件和输入/输出器件这样的横向交迭的大小都是一样的，而对核心器件而言，其工作电压较低，横向交迭越小，栅极和源/漏极之间的交迭电容就越小，器件越容易驱动，有利于提高器件速度，而对于输入/输出器件而言，由于其工作电压相对于核心器件较大，如果横向交迭较小的话，热载流子会更接近栅极，更容易产生热载流子效应。
因此，本实施例中，通过对核心器件和输入/输出器件进行不同的离子注入工艺，也即，去除所述输入/输出器件区域上的栅极的侧壁外的第一侧墙，对核心器件的LDD140进行离子注入时，采用第一侧墙和栅极遮挡，而对输入/输出器件的LDD145进行离子注入时，仅采用栅极遮挡，于是输入/输出器件栅极120与LDD145的交迭区T大于核心器件栅极120与LDD140的交迭区t(见图5)，这样可以提高栅极与源/漏极的交迭电容，避免产生热载流子效应，提高输入/输出器件的性能和可靠性。
在形成轻掺杂漏极之后，可以在栅极侧壁外形成第二侧墙，并以第二侧墙为为遮蔽物进行离子注入，形成源/漏极。
相应的，本发明还提供了采用上述方法制造的半导体器件，如图7所示，所述半导体器件包括：
半导体衬底100，所述半导体衬底包括核心器件A和输入/输出器件B；
所述核心器件A和输入/输出器件B均具有栅介质层105和位于栅介质层上的栅极120。所述核心器件A和所述输入/输出器件B中，仅在所述核心器件B栅极120的侧壁外具有第一侧墙130，所述第一侧墙130用于在形成轻掺杂漏极的过程中，阻挡离子注入其下面的区域。而所述输入/输出器件B的栅极120的侧壁外没有第一侧墙。
在所述半导体器件的另一实施例中，所述输入/输出器件B的栅极120侧壁外和所述核心器件A的第一侧墙130外还具有第二侧墙150。
所述第一侧墙130包括氮化硅。
所述第二侧墙150包括氧化硅层、氮化硅层或它们的叠层。
核心器件A的源/漏极160与栅极120的交迭区t小于输入/输出器件B的源/漏极160与栅极120的交迭区T。
所述半导体器件核心器件，对其核心器件而言，其工作电压较低，横向交迭区越小，栅极和源/漏极之间的交迭电容就越小，器件越容易驱动，有利于提高器件速度，对其输入/输出器件而言，其工作电压相对于核心器件较大，横向交迭区较大，热载流子会更远离栅极，能够避免产生热载流子效应。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。