信号处理装置 【技术领域】
本发明涉及得到适用于计算机的外部存储器等的记录再生时的信号处理装置，特别是，为了实现对存储器进行存取的高效率。
背景技术
用第5图，第6图说明作为包含存储器的信号处理LSI(大规模集成电路)出现地CD-ROM(光盘-只读存储器)等。在第5图中，11是CD-ROM等的记录媒体，12是存储数据的缓冲存储器，13是主计算机，14是从记录媒体11取得数据的解码部件，15是通过对来自各个部件的存储器存取要求进行调控在存储器上实施存取的存储器控制部件，16是如果收藏在缓冲存储器12中的数据有错误则进行改正的纠错部件，17是用于将收藏在缓冲存储器12中的数据传送到主计算机13的主I/F(接口)部件，18是用于在各个部件和存储器控制部件15之间传送数据的宽度为16位的部件之间的数据总线，19是用于在缓冲存储器12和存储器控制部件15之间传送数据的宽度为16位的存储器数据总线。
其次，我们将信号处理分成从记录媒体11传送到缓冲存储器12的缓冲处理，纠错处理，改正后的数据的主传送处理加以说明。
(1)缓冲处理
在记录媒体11上，用所定的数据单位对CD-ROM数据进行交错处理后记录下来。1个帧是由1176个字(一个字=16位)的数据构成的，将从记录媒体11读出的数据作为串行数据输入到解码部件14。在解码部件14中检测出帧同步信号，对该信号进行串行/并行变换后，通过宽度为16位的部件之间的数据总线18将除去帧同步信号的1170个字的数据传送到存储器控制部件15。存储器控制部件15，通过宽度为16位的存储器数据总线19将接收的数据写入缓冲存储器12。
(2)纠错处理
在缓冲存储器12收藏了1个帧的数据后，纠错部件16，经过部件之间的数据总线18，存储器控制部件15和存储器数据总线19，并通过对缓冲存储器12进行存取，进行1个帧的纠错处理。
(3)主传送处理
至少对1个帧的数据完成纠错处理后，主I/F部件17，通过存储器数据总线19，存储器控制部件15，部件之间的数据总线18，从缓冲存储器12读出数据，将该数据传送到主计算机13。
为了分别通过第6(a),(b),(c)图所示的流水线控制对上述的缓冲，纠错，主传送进行处理，缓冲，纠错处理必须在1个帧时间内完成1个帧的处理。但是，对于主传送，不一定必须在1个帧时间内完成1个帧的处理，第6(c)图表示当主传送时，以图中所示的定时，可以进行适当的帧数据的传送。
第4图，因为显示出CD-ROM的逻辑格式，所以表示了除去帧同步信号的1个帧的数据构成，又，在CD-ROM中，将在1个帧的2352个字节中，除去6×2个字节的帧同步信号后的2340字节的数据分成偶数字节和奇数字节，对各个独立的1170个字节的数据的集合进行纠错处理。
在第4图中，将1个帧的2340个字节的数据与0～1169的字号码(一个字=16位)对应地表示出来。在CD-ROM上，附加纠错代码的P奇偶性和Q奇偶性，如第4图所示，用P奇偶性的纠错处理，如第0字，第43字，.....那样地，用相隔43个字的数据进行，用Q奇偶性的纠错处理，如第0字，第44字，....那样地，用相隔44个字的数据进行。
这样，当用已有的信号处理装置，通过加大缓冲存储器12的存储器数据总线的宽度来提高纠错处理速度时，用已有的在缓冲存储器12中收藏数据的方法，存在着不能高效率地进行用于纠错的存储器存取那样的问题。
如下面将要详细述说的那样，这里考虑通过加大缓冲存储器12的存储器数据总线的宽度来提高纠错处理速度时，因为将从记录媒体11读出的数据顺序地收藏在缓冲存储器12中，即以第4图的CD-ROM逻辑格式进行收藏，所以缓冲存储器12的存储器数据总线的宽度超过16位，例如当成为64位时，不能高效率地进行用于纠错的存储器存取。
我们用第4图进行说明，当用P奇偶性进行纠错处理时，通过用32位的总线18对缓冲存储器12进行存取，以最初字号码0000和0001，其次字号码0042和0043这样的顺序，读出共计64位的数据，但是因为用相隔43个字的数据进行计算，所以只计算字号码0000,0043的数据，而不使用字号码0001,0042的32位的数据。用Q奇偶性进行纠错处理时，也同样地，以最初字号码0000和0001，其次字号码0044和0045这样的顺序，读出共计64位的数据，因为用相隔44个字的数据进行计算，所以只处理字号码0000,0044的数据，而不使用字号码0001,0045的32位的数据。
本发明的揭示
本发明的权利要求书的第1项中记载的信号处理装置的特征是，在从多个部件，通过存储器控制部件，对与有第一个总线宽度的存储器数据总线连接的缓冲存储器进行存取，进行数据读出的信号处理装置中，备有通过上述的存储器数据总线将数据写入上述的缓冲存储器，和从缓冲存储器读出存储在该缓冲存储器中的数据的存储器控制部件，和有比上述的第一个总线宽度窄的第二个总线宽度，在上述的多个部件和上述的存储器控制部件之间传送上述数据的部件之间的数据总线，上述的存储器控制部件，当从上述的缓冲存储器读出数据时，将上述的存储器数据总线上的数据再配置到上述的部件之间的数据总线上，当将数据写入上述的缓冲存储器时，将上述的部件之间的数据总线上的数据再配置到上述的存储器数据总线上，该信号处理装置通过减少存储器存取次数，进行对缓冲存储器的高速存取，能够实现存储器存取的高效率化，并且能够抑制电路的规模。
其次，权利要求书的第2项中记载的信号处理装置的特征是，在权利要求书的第1项的信号处理装置中，备有通过上述的存储器控制部件与上述的缓冲存储器连接，同时进行保存在上述的缓冲存储器中的，至少2个帧的数据的纠错处理的纠错部件，该信号处理装置通过同时对保存在缓冲存储器中的多个帧的数据进行纠错处理，能够减少无用的存储器存取。
其次，权利要求书的第3项中记载的信号处理装置的特征是，在权利要求书的第1项的信号处理装置中，上述的存储器控制部件，当将来自记录媒体的，由所定的字数组成的连续的N个帧的数据收藏在缓冲存储器中时，将第1个帧数据，相隔N-1字地收藏在上述的缓冲存储器中，将第2个帧数据，相隔N-1字地与上述的第1个帧数据相邻地收藏在上述的缓冲存储器中，以后顺次地将第N个帧数据，相隔N-1字地与第N-1个帧数据相邻地收藏在上述的缓冲存储器中，将不同帧的N个字数据连续地收藏在上述的缓冲存储器中，该信号处理装置通过增大到缓冲存储器的总线宽度，减少存储器存取次数，能够实现缓冲存储器存取的高效率化。
诸图的简单说明
第1图是在本发明的实施形态中的信号处理装置的方框图。
第2图是用于说明在本发明的实施形态中的信号处理装置的流水线控制的图。
第3图是用于模式地说明在本发明的实施形态中的信号处理装置的缓冲存储器的数据收藏格式的图。
第4图是用于说明已有的CD-ROM逻辑格式的图。
第5图是已有的信号处理装置的方框图。
第6图是用于说明已有的信号处理装置的流水线控制的图。
用于实施本发明的最佳形态
(实施形态1)
下面，我们用第1图到第3图说明本发明的权利要求书的第1项中记载的发明的实施形态。
在第1图中，基本构成是与已有的装置相同的，但是在令用于在存储器控制部件15，纠错部件16，主I/F部件17等的各个部件之间传送数据的部件之间的数据总线18的总线宽度有32位的宽度，又，用于在缓冲存储器12和存储器控制部件15之间传送数据的存储器数据总线19的总线宽度有64位的宽度这方面是不同的。
使相同帧号码的数据相邻那样地，将如第3图所示的连续的2个帧(“even(偶)”帧和“odd(奇)”帧)的数据收藏在缓冲存储器12中。根据这样的存储器收藏形式，能够实现纠错时效率良好的存储器存取。下面我们说明作为信号处理装置的(1)缓冲处理，(2)纠错处理，(3)主传送处理的工作。
(1)缓冲处理
将从记录媒体11读出的串行数据存入解码部件14。解码部件14对存入的数据进行串行/并行变换，通过部件之间的32位宽度的数据总线18，将该数据传送到存储器控制部件15。又，解码部件14也将进行存取的缓冲存储器12的地址信息传送到存储器控制部件15。在存储器控制部件15上，将数据与从解码部件14传送过来的地址信息一起，以如第3图的收藏格式收藏在缓冲存储器12中。具体地，通过使在从解码部件14传送过来的同一个帧的连续的二个字数据的字和字之间空一个字，在那里收藏别的帧的相同字号码的字数据，将32位数据再配置在64位宽度的存储器数据总线19上，并写入缓冲存储器12。
(2)纠错处理
将2个帧的数据(4680字节)收藏在缓冲存储器12中后，纠错部件16将用于从缓冲存储器12读出数据的地址信息传送到存储器控制部件15。存储器控制部件15，通过64位宽度的存储器数据总线19，与从纠错部件16传送过来的地址信息一起，从缓冲存储器12读出数据，将有第3图所示的相同字号码的“even(偶)”帧和“odd(奇)”帧的合计为两个字的数据，再配置到部件之间的数据总线18上，并传送到纠错部件16。在纠错部件16上，以字节为单位进行纠错处理。即，将从存储器控制部件15读出的数据输入4个差错计算器，并列地进行处理。从各个差错计算结果，计算出错误的位置和图案，如果有错误，则纠错部件16，通过部件之间的数据总线18，与将地址信息传送到存储器控制部件15一起，传送错误图案信息。存储器控制部件15，与从纠错部件16接收的地址信息一起，通过存储器数据总线19从缓冲存储器12读出数据，根据错误图案信息对数据进行纠错，通过存储器数据总线19将数据写入缓冲存储器12。
第2图是说明在本实施形态中的流水线控制的图，但是因为在本实施形态中流水线控制是以2个帧为单位进行的，所以如分别由第2(b),(c)图所示的那样，在结束第2(a)图所示的2个帧的缓冲处理后进行纠错，在经过第2(b)图所示的2个帧的纠错处理后进行主传送。这样，通过对每2个帧以32位为单位进行各个部件的处理，能够提高存取的效率。
如果进行更详细的述说，则在第3图中，当进行P奇偶位的纠错处理时，对于连续的第0帧和第1帧的各个每2个字的64位，对缓冲存储器12进行存取，其中，只对第0帧和第1帧的第0字的32位进行纠错处理，其次，对第0帧和第1帧的第43字的32位进行纠错处理。
Q奇偶位的纠错处理也同样地，对于连续的第0帧和第1帧的各个每2个字的64位，对缓冲存储器12进行存取，其中，只对第0帧和第1帧的第0字的32位进行纠错处理，其次，对第0帧和第1帧的第44字的32位进行纠错处理。即，从缓冲存储器12以64位为单位读出数据，但是其中，通过以32位为单位进行纠错处理，减少存储器存取次数，达到使储器存取高效率化的目的。
此外，在上面的述说中，我们说明了进行将上述的2个帧数据相隔一个字地收藏在缓冲存储器12中的缓冲处理的情形，在这种情形中，对2个帧的数据同时进行纠错处理，但是作为收藏在缓冲存储器12中的帧数，也可以通过相隔N-1个字进行缓冲处理，收藏N个帧的数据，在这种情形中，要对N个帧的数据同时进行纠错处理是明确的。
(3)主传送处理
在结束对各个2个帧的纠错处理后，主I/F部件17将用于存取缓冲存储器12的地址信息传送到存储器控制部件15。存储器控制部件15，与从主I/F部件17传送过来的地址信息一起，通过64位宽度的存储器数据总线19从缓冲存储器12读出数据。存储器控制部件15，在读出的4个字数据中，将同一个帧的连续的字号码的两个字数据的每一个再配置到部件之间的32位宽度的数据总线18上，并传送到主I/F部件17。主I/F部件17将接收的数据传送到主计算机13。
通过这样的构成，以64位为单位进行对缓冲存储器12的存取，但是通过以其中的32位为单位进行各个部件的处理，在部件之间的数据总线18上传送的32位数据，因为总是成为有效的数据，所以不会使纠错处理的效率下降，能够使从系统内的各个部件到缓冲存储器12的存取速度高速化。
在产业上利用的可能性
本发明涉及得到适用于计算机的外部存储器等的记录再生时的信号处理装置，特别是，为了实现提高对存储器的存取速度的目的，并且实现提高信号处理装置全体的处理速度的目的。