处理器系统和测试处理器系统的方法 本发明是关于包括至少一个处理器和至少一个外部设备和至少一个通过第一内部总线输入/输出连到所说处理器和通过第二内部总线输入/输出连到所说外部设备的内部总线的处理器系统。
这样的处理器系统是公共的一般的知识，所说的处理器和所说的外部设备连到外部通讯的处理器系统输入/输出和通过所说总线连接以供内部通讯。
这样的处理器系统是有缺点的，原因之一是例如对测试和/或纠错的方面，第一处理器系统的输入/输出必须连接到第二处理器系统的输入/输出以在两个处理器系统具有相同的操作，那么第二处理器系统为这些测试目的必须被专门设计。
本发明的目标之一是提供给在前叙部分定义的处理器系统以更好地适用于测试的目的。
依此，依本发明地处理器系统，其特征是，所说内部总线具有外部总线输入/输出，用于使另一处理器连到所说处理器系统。
通过所说处理器系统的内部总线使另一处理器系统耦连到该处理器系统，首先不再需要连接两个系统的输入/输出，和其次(通过使用启动/去启动的可能性)另一处理器系统无需为测试目的特殊设计，它的大部分能和所说处理器系统相对应。
本发明是基于这样的观点，内部通讯和外部通讯并不需完全地相互分开，但可以(部分)一致。
本发明解决了这样的问题，提供给一处理器系统的更适合于测试的目的。
依照本发明的处理器系统的第一实施例，其特征是，所说的处理器系统包括一块板，最好的方式是所说处理器，所说外部设备和所说的内部总线位于板上。
位于多个板上的(可能的嵌入方式)的处理器系统特别困难被测试和/或纠错，这是由于可能嵌入多系统增加了复杂性。
依照本发明的处理器系统的第二实施例的特征是，所说处理器系统包括具有，在处理器和/或外部设备和处理器系统输入/输出之间的逻辑门。
通过使用这些逻辑门，为处理器和外部设备和其它外部系统之间建立了缓冲器。
依照本发明的处理器系统的第三实施例其特征是，至少一个逻辑门包括接收控制信号的控制输入。
通过控制逻辑门，所说处理器系统的分离的诸部分可以单独地加以测试。
依照本发明的处理器系统的第四实施例的特征在于，所说另一处理系统包括另一处理器和至少另一外部设备和至少另一个有为测试目的连接所说外部总线输入/输出的另一外部总线输入/输出的内部总线。
依照本发明的处理器系统的第五个实施例的特征在于，所说另一处理器系统包括另一个板，所说另一处理器和所说另一个外部设备和所说另一个内部总线位于在所说另一个板上。
依照本发明的处理系统的第六个实施例其特征是，所说另一个处理器系统包括另一处理器和/或另一外部设备和另一处理器系统输入/输出之间的另一逻辑门。
依照本发明的处理器系统的第七个实施例其特征是，至少另一个逻辑门包括用于接收另一控制信号的另一控制输入。
依照本发明的处理器系统的第八个实施例其特征是，两个处理器系统至少基本上是一致的(其至完全是一致的)。
这就不需要仅为测试和/或纠错的目标去设计任何附加的(可能嵌入的)处理系统，通过两个一致的处理器系统的连接可以完成测试。
本发明进而是关于包括至少一个处理器和至少一个外部设备和至少一个通过第一内部总线输入/输出连接到所说的处理器和通过第二内部总线输入/输出连接到所说外部设备的内部总线的处理器测试系统的方法。
依照本发明的方法其特征是，所说内部总线包括一外部总线输入/输出，所说方法包括通过所说外部总线输入/输出和通过所说另一处理器系统的另一外部总线输入/输出把另一处理器系统连到所说处理器系统。
所有的参考文献包括进一步引证的参考文献和/或内部所说的参考文献均包括在该专利申请中。
参照附图中公开的实施例详细地阐述该发明。
图1公开了依照本发明的和执行本发明方法的处理器系统。
依照本发明的处理器系统1包括处理器2，第一外部设备3，第二外部设备4，第三外部设备5，第四外部设备6，第五外部设备7，它们通过内部总线14连接，依照本发明它们配有外部总线输入/输出15。处理器2通过连接21连到逻辑门10和11，外部设备4通过连接22连到逻辑门10，外部设备6通过连接23到逻辑门11。处理器2通过连接24连到逻辑门13和通过连接25连到逻辑门12。所有的逻辑门10，11，12和13通过连接28连在一起，外部设备3通过连接26连到连接28，外部设备5通过连接27连到连接28。
依照本发明的另一个处理器系统41包括一处理器42，第一外部设备43，第二外部设备44，第三外部设备45，第四外部设备46和第五外部设备47，它们通过内部总线54相连接，它们依照本发明还配有连接到外部总部输入/输出15的外部总线输入/输出55。处理器42通过连接61连到逻辑门50和51，外部设备44通过连接62连到逻辑门50，和外部设备46通过连接63连到逻辑门51。处理器42通过连接64连到逻辑门53和通过连接65连到逻辑门52。逻辑门50连到连接70，逻辑门51连到连接71，逻辑门52连到通过连接66连到外部设备43的连接68，逻辑门53连到通过连接67连到外部设备45的连接69。
连接28连到处理器30和仿真器31，它们通过连接32在一侧相连和通过连接33在另一侧相连。
每一个连接可以是单向的或双向的或构成总线(的一部分)。每一个逻辑门(象或，或非，与，与非等等)可以单向的或双向的(例如两个门是在反平行的位置)。外部设备例如包括脉冲串模式控制器(BMC)或通用异步接收机发送器(UART)或类似RAM的存储器，或数字信号处理器(DSP)，每个处理器系统(ASIC)例如是所谓的板，处理器系统1是纠错板和处理器系统41是目标板。
按照现有技术，每一个内部总线14，54仅仅包括连接到处理器2，42和到外部设备3-7，43-47的内部输入/输出，和并不包括所说的外部输入/输出15，55。这样，为了能够测试第一处理器系统，第二处理器系统为测试目的必需专门地加以设计，两系统的输入和输出需要被连接。由于这些处理器系统(ASIC)逐渐变得更复杂，所有这些均是不利的。
依照本发明，两个处理器系统包括配有所述外部输入/输出15，55的内部总线14，54。由于这些结构，第二处理器系统实质上能做得和第一处理器系统一样，和不再需要连接所有的输入和输出：两个处理器系统通过连接的内部总线14，54进行通讯，以此例如使外部设备3-7去启动和启动外部设备43-47而使处理器2启动和使处理器42去启动。处理器2，42和/或外部设备3-7，43-47的启动/去启动可以通过在图中没有示出的处理器输入和/或外部设备输入直接完成，或通过逻辑门10-13，50-53间接完成。这些逻辑门10-13，50-53通过在图中示出的连接或通过在图中没有示出的进一步连接的一个或多个控制信号流由例如处理器2，42直接控制，或通过为接收这样控制信号的在图中没有示出的门输入间接地加以控制。