制造自对准交叉点存储阵列的方法 相关申请
本应用涉及到2002年7月提交的序列号为10/072,225的“用于由非晶钙钛矿单极程序存储器中的电脉冲感应的可逆电阻变化的器件和方法”；2002年9月26日提交的序列号为10/256,358的“用于使用短电脉冲的电阻转换方法”；2003年3月17日提交的序列号为10/391,292的“交叉电阻存储阵列和制造的方法”；2003年3月17日提交的序列号为10/391,290的“沟槽隔离的交叉点存储阵列和制造的方法”。
【技术领域】
本发明涉及到高密度的交叉点电阻存储阵列ULSI存储芯片和嵌入的存储器应用。
背景技术
如Pr0.7Ca0.3MnO3(PCMO)薄膜之类的钙钛矿金属氧化物薄膜具有可逆电阻变化特性，可以用于存储信息非易失性存储器件。已知的感应电阻变化的方法包括在写时使用短电脉冲，在复位时使用长电脉冲，其中两种脉冲具有同样的极性。
PCMO薄膜在加电脉冲时显示出可逆的电阻变化。一种在外延YBa2Cu3O7(YBCO)和局部外延的铂衬底上经脉冲激光烧蚀(PLA)生长PCMO薄膜的技术，Liu等人的“磁阻膜中电脉冲感应可逆电阻改变效应”，应用物理快报，76卷，2749页，2000年；和Liu等人的2001年3月20日授权美国专利6,204,139，“转换用于薄膜电阻中的钙钛矿材料的特性地方法”。X射线衍射(XRD)极坐标图证实了PCMO薄膜的外延特性。
美国专利6,204,139描述了当电脉冲在室温下应用到薄膜上时发生的电阻改变。PCMO薄膜通过脉冲激光沉积(PLD)技术沉积到外延YBa2Cu3O7(YBCO)和局部外延的铂衬底上。电脉冲的极性决定着电阻变化的特性，即，增加或降低。
如Liu等人发表的那样，一种电可编程电阻、非易失性存储器件在室温下可以操作，其由在YBCO和LaAlO3上外延生长的PCMO制成。然而，样品尺寸在几百微米见方的量级，不适用于商业生产。这种类型的存储器可以通过相反的短电脉冲可逆地编程。这种存储单元可以产生单比特或多比特信息。然而，PCMO必须以晶体形式存在，这就需要PCMO必须在特定的底部电极如YBCO上生长，其与现有的硅集成电路技术不兼容。生长或结晶温度相对很高，如，＞700℃，这使得把器件集成进现有的集成电路非常复杂。此外，用单个PCMO晶粒不可能覆盖整个电路区域。当在单个晶粒PCMO晶体上制造的存储单元的特性和在多晶粒PCMO晶体上制造的存储单元的特性不同时，将会发生电路利用率和存储特性的问题。在Liu等人的样品中报道了一个低ΔR/R比率。很难相信Liu等人的技术可以商业化制造非易失性存储器件。
如DRAM和闪存之类的高密度存储器件具有小的存储单元尺寸，因此高密度集成是可能的。然而，传统的DRAM需要复杂的制造工艺，并且传统的闪存需要高电压编程，并很难降到亚微米存储单元尺寸。
【发明内容】
一种制造一个自对准交叉点(self-aligned cross-point)存储阵列的方法包括：制备一个衬底，包括形成任何支撑(supporting)电子结构；在衬底上形成一个P型阱区域；注入离子，以形成一个深N+型区域；注入离子，以在N+型区域形成一个浅P+型区域，从而形成一个P+/N节；在P+型区域沉积一个阻挡(barrier)金属层；在阻挡金属层上沉积一个底部电极层；在底部电极层上沉积一个多晶硅或氮化硅牺牲层(sacrificiallayer)；形成图形并刻蚀该结构，以移走多晶硅层、底部电极层阻挡金属层、P+型区域和N+型区域部分来形成一个沟槽；沉积氧化物，以填充这个沟槽；形成图形并刻蚀多晶硅；沉积一个和剩余的底部电极层自对准的PCMO层；沉积一顶部电极层；形成图形并刻蚀顶部电极层；以及，完成存储阵列结构。
本发明的目的之一是提供一具有自对准到底部电极的隔离的PCMO单元柱的高密度交叉点电阻存储阵列。
本发明的另一个目的是提供一个具有小单元尺寸、低漏电流、和存储单元间低串话率(cross talk)的阵列。
本概述和本发明的目的被提供来加快理解本发明的本质。对本发明更彻底的理解可以参考下面的附图和附图关联的本发明的具体实施例的细节描述来获得。
【附图说明】
图1是制造本发明的阵列初始步骤的横截面图。
图2是图1中阵列的顶部轮廓图。
图3是图2中阵列沿着直线3-3的横截面图。
图4是图2中阵列的顶部轮廓图，为了清楚起见，金属互联部分没有显示。
图5是图4中阵列沿着直线5-5的横截面图。
图6是图4中阵列沿着直线6-6的横截面图。
图7是图4中阵列沿着直线7-7的横截面图。
图8是根据本发明制造的存储阵列的顶部轮廓图，为了显示细节，将部分断裂开。
图9是8中阵列沿着直线9-9的横截面图。
图10是图8中阵列沿着直线10-10的横截面图。
【具体实施方式】
本发明是一种具有隔离的高磁阻氧化物(CMR)单元电阻柱(resistorpillar)的交叉点存储阵列的沟槽隔离方案的制造方法，其中的隔离的高磁阻氧化物(CMR)单元电阻柱在本优选实施例中是在如Pr0.7Ca0.3MnO3(PCMO)钙钛矿材料上形成的。此结构能够获得高的器件密度，并且可以用和现有的ULSI技术兼容的工艺来制造。
参看图1，本发明的制造方法包括：制备一合适的衬底，并在制造PCMO柱之前用任何现有的工艺制造将被称为“支撑电极”的非存储器件。存储阵列在一个具有一p型阱区域11的衬底10上制造。向整个存储区域注入磷，形成一深N+型区域12。注入的磷离子能量在60keV和200keV之间并且离子剂量在5·1014ions/cm2和2·1015ions/cm2之间。作为一种额外的离子注入，多能级磷可以用于降低N+层的电阻率，并且需要能级在100keV和250keV之间和剂量在1·1014ions/cm2和2·1015ions/cm2之间的磷离子的注入。注入一浅P+型层14，形成一个P+/N结。浅P+型层可以被注入能级在20keV和60keV之间和剂量在1·1015ions/cm2和5·1015ions/cm2之间的BF2离子。
图1描述了在存储区域表面被清除以移走在沉积10nm到50nm之间的例如TaN、TiN、WN、和TiTaN之类的阻挡金属16和在50nm到300nm之间的例如Pt和Ir之类的底部电极材料18的氧化物后的初级结构。在本具体实施例中，具有在200nm到400nm间厚度的多晶硅或氮化硅的牺牲层20被沉积到此结构上。
现在参看图2，光致刻蚀剂(photoresist)被沉积，用来在有源(active)区域形成图形。此结构被刻蚀以移走牺牲层20部分、底部电极18部分、阻挡金属16部分和P+型硅14和N+型硅12部分。然后移走光致刻蚀剂。刻蚀过程刻蚀穿透N+型硅12进入P型阱11至少10nm。清除所有的刻蚀损伤，用氧化物填满刻蚀的沟槽，然后通过CMP使刻蚀沟槽变得平滑。图3描述了紧跟前面步骤的图2的横截面图。
现在转到图3，光致刻蚀剂被沉积，以牺牲存储单元区域。牺牲层20、底部电极18、阻挡层16和P+型层14被刻蚀，并稍微刻蚀进N+型区域12。移走光致刻蚀剂，沉积氧化物22层并通过CMP来使其平滑。本结构在此阶段的顶视图在图4中描述，并且沿着图4中直线5-5的横截面图在图5中加以描述。沿着图4中直线6-6的横截面图在图6中进行描述。图7是沿着图4中直线7-7的横截面图，描述了尚未被PCMO置换的牺牲层20。
牺牲层20再次被刻蚀，并且PCMO存储电阻材料28被沉积，并通过CMP变得平滑。顶部电极层30被沉积，并用光致刻蚀剂形成图形。刻蚀顶部电极，然后移走光致刻蚀剂，产生图8-10中的结构。图8是交叉点存储阵列结构的顶部轮廓图，其中一些金属层和覆盖层没有显示。氧化物单元22包围着将成为如24的电阻柱的东西。在显示的图中，显示了阻挡金属层16。顶部电极30在PCMO电阻柱24上。顶部电极30被沉积厚度在50nm到300nm之间的如Pt和Ir之类的材料。图9是沿着图8中直线9-9的描述氧化物单元22、PCMO电阻柱24、p型阱11、N+型层12、P+型层14、阻挡金属层16、底部电极18、PCMO层28和顶部电极30的横截面图。图10是沿着图8中直线10-10的横截面图。如图所示，每个存储单元的CMR存储柱是隔离的并自对准到底部电极，然而，顶部电极和CMR柱不是自对准的，这样CMR电阻柱是和此结构的其他单元部分自对准的。器件通过制造额外的支撑电极和金属化而完成。
这样，揭露了一种制造自对准交叉点存储阵列的方法。可以理解，进一步的变化和改进可以如附加权利要求中定义的那样在本发明范围内得到。