半导体集成电路的平面布置装置及方法.pdf

在短处理时间内优化布置多个模块的同时使延迟时间的超过量最小化。输入装置接收有关具有包括多个模块的分级结构的逻辑电路的信息，RTL估计装置预先计算模块内的延迟时间。路径检测装置检测经多个模块延伸的定时路径，延迟计算装置计算假设模块间的配线长度为零时的延迟值。延迟余度设定装置设置通过从预定的延迟时间减去延迟值获得的延迟余度。该延迟余度形成目标函数的一部分，作为在布置过程中对每个模块间端子对的虚拟配线长度的加权，利用该目标函数自动布置模块。

1.  一种半导体集成电路的平面布置装置，用于在以分级方式进行配置和配线时，确定作为电路部分的模块的布置，包括：
输入装置，用于从逻辑电路接收有关逻辑电路的设计的信息和有关器件的信息；
路径检测装置，用于根据通过输入装置接收的设计信息和器件信息，检测经过一个以上的模块延伸的定时路径；
延迟计算装置，用于在假设模块之间的配线长度为零时，计算所检测的定时路径的延迟值；和
延迟余度设置装置，用于根据延迟计算装置计算的延迟值，相对于从模块的输入端子和输出端子之间的模块间接线端子对的第一观点确定的延迟时间来设置延迟余度。

2.  根据权利要求1所述的半导体集成电路的平面布置装置，还包括自动布置装置，利用在自动布置处理中，针对每个端子控制对虚拟配线长度施加多少权重的目标函数来布置模块，该目标函数包括布置处理期间的延迟余度和虚拟配线长度。

3.  根据权利要求1所述的半导体集成电路的平面布置装置，还包括缓冲器插入装置，其对于延迟值和从第一观点确定的延迟时间之间的差小于或等于从第二观点确定的阈值的定时路径，根据模块间接线的负载容量来插入缓冲器。

4.  根据权利要求1至3中的任何一项所述的半导体集成电路的平面布置装置，还包括寄存器传送等级估计装置，其针对已经通过输入装置接收其信息的逻辑电路中包括的寄存器传送等级模块，估计模块中的端子与寄存器之间的延迟值和模块中的两个端子之间的延迟值，以使估计值是最小的可能的值。

5.  根据权利要求1所述的半导体集成电路的平面布置装置，还包括显示装置，其针对任意两个模块，显示模块之间接线的总数量和该模块之间延迟余度小于或等于规定值的接线的数量。

6.  根据权利要求5所述的半导体集成电路的平面布置装置，其中所述显示装置显示根据延迟余度被色标编码成几个延迟余度等级中的任何一个的每个端子对之间的线路。

7.  一种半导体集成电路的平面布置方法，用于在以分级方式进行配置和配线处理时，确定作为电路部分的模块的布置，包括步骤：
输入有关逻辑电路的设计的信息和有关形成逻辑电路的器件的信息；
根据输入的设计信息和器件信息，检测经过一个以上的模块延伸的定时路径；
在假设模块之间的配线长度为零时，计算所检测的定时路径的延迟值；
根据计算的延迟值，相对于模块的输入端子和输出端子之间的模块间接线的端子对从第一观点确定的延迟时间来设置延迟余度；和
利用针对每个端子控制对虚拟配线长度施加多少权重的目标函数来布置模块，该目标函数包括布置处理期间的延迟余度和虚拟配线长度。

8.  根据权利要求7所述的半导体集成电路的平面布置方法，进一步包括步骤：对于延迟值和从第一观点确定的延迟时间之间的差小于或等于从第二观点确定的阈值的定时路径，根据模块间接线的负载容量来插入缓冲器。

9.  根据权利要求7所述的半导体集成电路的平面布置方法，进一步包括步骤：针对已经在输入步骤输入其信息的逻辑电路中包括的寄存器传送等级模块，估计模块中的端子与寄存器之间的延迟值和模块中的两个端子之间的延迟值，以使估计值是最小的可能的值。

半导体集成电路的平面布置装置及方法
本申请根据35 U.S.C.§119要求2003年11月18日在日本递交的专利申请No.2003-387825的优先权，在此引入该申请的全部内容供参考。
技术领域
本发明涉及根据沿模块之间的定时路径的延迟来确定模块的布局的半导体集成电路的平面布置装置及平面布置方法。
背景技术
近年来，随着被称为“系统LSI”这样的集成电路的规模的增加，以及半导体工艺规则的细微化，LSI的设计越来越复杂。
在LSI设计工艺的配置和配线阶段中，整个设计在某些情况下被以平坦的方式或非分级地优化，或者在其它情况下，将整个设计分割成被称为“模块”的多个电路部分，并逐个模块或分级地优化。对于前一种方法，因为将整体设计作为一个整体进行优化，更有可能实现较小的电路面积和定时收敛性高。然而，其处理时间较长，并且当对电路设计进行改变时，需要再次进行整个优化过程。对于后一种情况，可以并行地运行针对不同模块的处理，从而缩短了整个处理时间，当对电路设计进行改变时，不需要再次进行整个优化过程。然而，模块之间的定时收敛性较差，并且电路面积可能较大。
在设计系统LSI时，经常是不同的设计组针对不同模块进行工作的情况，在许多情况下采用IP(Intellectual Property知识产权)以提高设计效率。在这样情况下，分级的配置和配线方法更有效。
在分级配置和配线方法中，在进行更详细的配置和配线处理之前，进行确定芯片内的模块布置的平面布置。为了改善模块间的定时收敛和实现较小的电路面积，平面布置是非常重要的。由于特征尺寸变得如此之小以致配线延迟不再被忽略，在逻辑设计阶段或者RTL(寄存器传送等级Register Transfer Level)设计阶段尽可能早地进行平面布置变得较普遍。
通过参考LSI的规范能够确定平面布置中模块的布置，或者在真实地检验图形用户接口(GUI)显示的接线关系时，通过平布置工具能够自动地布置模块。
图10示出了考虑定时自动布置模块的现有平面布置方法的流程图。基于在初始布置中端子间接线的配线长度(步骤1000)，在路径延迟计算步骤计算沿定时路径的延迟(步骤1001)。在收敛确定步骤(步骤1002)，根据改善超过预定延迟时间的部分的评价公式评价获得的结果。如果评价公式不收敛，在布置改变步骤(步骤1003)中在周围移动模块，在模块坐标改变后，针对新的配线长度再次进行延迟计算。重复该过程直到评价公式收敛。
在另一种现有技术的方法中，如日本专利公开No.2000-339364(第7页、图2)所公开的，在不重复进行布置处理和延迟计算处理的情况下，根据利用统计的配线长度数据计算的配线长度，在其间具有大量超出确定延迟时间的路径的模块被优先彼此相邻布置。
在手动确定布置的情况下，参考显示给用户的模块之间的接线数量来确定布置也是很普遍的。在另一种现有技术方案中，如日本专利公开No.2000-200835(第8页，图2)中所公开的，例如，通过分析在周围实际移动模块时配线延迟中的变化来确定移动模块的方向，并显示给用户。
对于如图10所示的普通现有技术的平面布置装置和平面布置方法，由于每当移动模块时需要重复进行延迟计算，因此处理时间较长。
对于日本专利公开No.2000-339364中所公开的现有技术的平面布置装置和平面布置方法，因为模块间的配线延迟是根据统计的配线长度数据获得的，因此在实际的布置和布置处理后在实际的模块间的配线长度上可能存在误差。如果主要依赖于平面布置的模块间的配线长度包含误差，该误差会降低自动布置的质量。
对于显示模块间接线的数量，而用户根据该数量确定应该优先将哪些模块彼此相邻布置的现有技术的平面布置装置，因为显示的信息中没有包含有关定时的信息，所以从彼此应该邻接的所有模块中，很难找到因有关定时的原因而需要彼此相邻的模块。因此，一旦确定了布置之后，需要根据定时分析的结果来检查该布置。
对于日本专利公开No.2000-200835公开的现有技术的平面布置装置和方法，每当为了改进而移动模块时需要评价配线延迟，因此处理时间与网地数量成比例地增加。
发明内容
因此，本发明的一个目的是提供一种优化地布置模块的平面布置装置和平面布置方法，在配置和配线后，就定时观点而言不需要检验该布置，并且不需要每当为改善延迟而移动模块时所需的再评价过程，由此在最短的时间内将延迟时间的超出最小化。
为了实现上述目的，在本发明中，通过根据延迟值与设计限制值进行比较来设置延迟余量，从而消除了在对布置进行改变时重新计算延迟的需要，所述延迟值是以假设模块间配线长度为零时与模块的布置无关的方式获得的。另外，在RTL设计阶段考虑定时而进行延迟估计，因而不需在确定布置后，以后再根据定时分析结果改变曾经确定的布置。
具体地说，本发明的装置是在以分级的方式进行配置和配线处理时，为确定作为电路部分的模块的布置而平面布置半导体集成电路的装置，包括：输入装置，用于接收有关逻辑电路的设计的信息和形成逻辑电路的器件的信息；路径检测装置，用于根据通过输入装置接收的设计信息和器件信息，检测经过一个以上的模块延伸的定时路径；延迟计算装置，用于在假设模块之间的配线长度为零时，计算所检测的定时路径延迟值；和延迟余度设置装置，用于根据延迟计算装置计算的延迟值，相对于从模块的输入端子和输出端子之间的模块间接线端子对的第一观点确定的延迟时间来设置延迟余度。
在一个实施例中，该装置还包括自动布置装置，利用在自动布置处理中，针对每个端子控制对虚拟配线长度施加多少权重的目标函数来布置模块，该目标函数包括布置处理期间的延迟余度和虚拟配线长度。
在一个实施例中，该装置还包括缓冲器插入装置，其对于延迟值和从第一观点确定的延迟时间之间的差小于或等于从第二观点确定的阈值的定时路径，根据模块间接线的负载容量来插入缓冲器。
在一个实施例中，该装置还包括寄存器传送等级估计装置，其针对已经通过输入装置接收其信息的逻辑电路中包括的寄存器传送等级模块，估计模块中的端子与寄存器之间的延迟值和模块中的两个端子之间的延迟值，以使估计值是最小的可能的值。
在一个实施例中，该装置还包括显示装置，其针对任意两个模块，显示模块之间接线的总数量和该模块之间延迟余度小于或等于规定值的接线的数量。
在一个实施例中，显示装置显示根据延迟余度被色标编码成几个延迟余度等级中的任何一个的每个端子对之间的线路。
本发明的方法是在以分级的方式进行配置和配线处理时，为确定作为电路部分的模块的布置而平面布置半导体集成电路的方法，包括步骤：输入有关逻辑电路的设计的信息和有关形成逻辑电路的器件的信息；根据输入的设计信息和器件信息，检测经过一个以上的模块延伸的定时路径；在假设模块之间的配线长度为零时，计算所检测的定时路径的延迟值；和根据计算的延迟值，相对于模块的输入端子和输出端子之间的模块间接线端子对从第一观点确定的延迟时间来设置延迟余度；和利用针对每个端子对，控制在实际的配线长度上施加多大权重的目标函数来布置模块，该目标函数包括布置处理期间的延迟余度和实际配线长度。
在一个实施例中，该方法还包括步骤：对于延迟值和从第一观点确定的延迟时间之间的差小于或等于从第二观点确定的阈值的定时路径，根据模块间接线的负载容量来插入缓冲器。
在一个实施例中，该方法还包括步骤，针对已经在输入步骤输入其信息的逻辑电路中包括的寄存器传送等级模块，估计模块中的端子与寄存器之间的延迟值和模块中的两个端子之间的延迟值，以使估计值是最小的可能的值
因此，根据本发明，在确定模块间配线长度前假设模块间配线长度为零时针对每个定时路径计算模块中的延迟时间，从而以与布置无关的方式表示延迟余度。这样估计了对布置进行改变时对延迟的重新计算的需要，从而能够在短时间内获得优化的模块布置。
根据本发明，在由于外部负载容量在模块逻辑设计过程中被设置得太小，即，由于延迟时间在设计过程中已被低估，而使定时路径上的模块之间的延迟时间被超过的情况下，与根据除逻辑设计之外的信息预定的阈值进行比较，以检测外部负载较大，在这种情况下可插入缓冲器作为一种对策，因而容易改善被超出的延迟时间，并在改善模块布置准确度时获得优化的模块布置。
根据本发明，由于在寄存器传送等级设计阶段考虑了定时来确定模块布置，在决定了其后的模块间的配线长度之后，不会发生定时偏移，消除了对定时分析后改变布置的需要。
根据本发明，用户可以虚拟地检验模块间接线的总数、和仅保留小的配线延迟余度的模块间接线的数量，更容易进行手动模块布置。
根据本发明，每个模块间配线的延迟余度被色标编码成几种延迟余度等级之一，因此用户容易进行手动模块布置处理。
附图说明
图1是表示平面布置半导体集成电路的装置的配置图。
图2示出了根据本发明第一实施例的平面布置半导体集成电路的装置的配置图。
图3是根据本发明第一实施例平面布置半导体集成电路的方法的流程图。
图4是表示要由RTL估计装置估计延迟的部分。
图5示出了根据本发明第二实施例平面布置半导体集成电路的装置的配置图。
图6是根据本发明第二实施例平面布置半导体集成电路的方法的流程图。
图7示出了根据本发明第三实施例平面布置半导体集成电路的装置的配置图。
图8示出了根据本发明第三实施例的显示装置的第一示例。
图9示出了根据本发明第三实施例的显示装置的第二示例。
图10是现有技术的平面布置方法的流程图。
具体实施方式
第一实施例
下面参考附图描述本发明的实施例。图1示出了根据本发明实施例的半导体集成电路的平面布置装置的整体配置图。
参考图1，本发明的半导体集成电路的平面布置装置包括对平面布置装置提供整体控制的CPU 1，诸如存储器之类的内部存储装置2，诸如磁盘之类的外部存储装置3，诸如CRT之类的显示装置4，诸如键盘或鼠标之类的外部输入设备5。
包含存储在外部存储装置3中的各种程序和电路信息的各种数据被读入内部存储装置2，通过执行这些程序处理各种数据，其结果存储在内部存储装置2中或外部存储装置3中。另外，显示装置4显示由CPU 1生成的图像数据。外部输入装置5接收来自使用者的输入信息，该输入的信息被传送到CPU 1。CPU 1接收到使用者输入的信息时，CPU 1启动执行各种程序。本实施例涉及平面布置整体电路被分割为被称为“模块”的多个电路部分的半导体集成电路，以便分级优化模块的配置和配线的平面布置装置和方法。
图2是表示图1中的CPU 1的配置的概念图。
在图2中，参考数字6表示用于接收有关逻辑电路的设计的信息和有关形成该逻辑电路的器件的信息的输入装置；参考数字7表示RTL估计装置，用于针对其信息已经被接收的逻辑电路中包括的寄存器传送等级模块，估计该模块内的端子和寄存器之间的延迟值，以及模块内的一个端子和另一个端子之间的延迟值，以便考虑到定时而使估计的值最小；参考数字8表示路径检测装置，用于根据通过输入装置6接收的设计信息和器件信息，检测经过多个模块的延伸的定时路径；参考数字9表示延迟计算装置，用于假设模块间的配线长度为零，计算定时路径的延迟值；参考数字10表示延迟余度设定装置，用于根据计算的延迟值，针对包括模块间接线的输入端子和输出端子的端子对，相对于根据逻辑设计预定的(从第1观点确定的)延迟时间来设置延迟余度；参考数字11表示用于布置模块的自动布置装置。
图3是根据本发明第一实施例的半导体集成电路的平面布置方法的流程图。
参考图3，在步骤101，通过输入装置6接收具有分级结构的逻辑电路的设计信息和操作速度信息，和形成逻辑电路的器件的定时信息和物理信息。形成该逻辑电路的每个器件是作为诸如标准单元或存储器或具有定时模型的分级模块之类的库提供的那些的任何一个。输入设计信息包括有关器件之间的接线的信息和有关寄存器传送等级(以下称为RTL)的功能设计的信息。
接着，在步骤102中，判断是否存在RTL模块，如果存在RTL模块，在下一步骤(步骤103)中，由RTL估计装置7估计RTL模块内的延迟值。如果RTL模块不存在，该过程则跳过步骤103，进入步骤104。
参考图4描述由RTL估计装置7估计延迟的模块的配置。
在图4中，参考数字20表示RTL模块的外形，参考数字21和22表示输入端子，参考数字23和24表示输出端子，参考数字25和26表示寄存器或锁存器，参考数字27、28和29表示组合电路。通过这种配置，RTL估计装置7获得RTL模块中不同路径的延迟时间：(1)从输入端子21经组合电路28到输出端子23的路径；(2)从寄存器或者锁存器25经组成组合电路28到输出端子24的路径；(3)从输入端子22经组合电路29到寄存器或者锁存器26的路径。
在步骤103中，在如图4所示的模块中，首先，对输入的RTL设计描述进行句法分析，提取输入和输出端子之间的3条路径，以将所有路径合成为最小延迟那样对提取的电路提供限制条件，此后，执行普通的逻辑合成过程。
接着，在步骤104中，路径检测装置8根据逻辑电路的接线信息和器件的定时信息，检测经由多个模块和I/O单元延伸的定时路径。
然后，在步骤105中，延迟计算装置9获得检测的定时路径的延迟值。在该过程中，对于模块和I/O单元之间的接线，假设配线长度为零，即，假设电容值和电阻值为零时获得路径的延迟值。应该指出，对于模块中的配线，如同在现有技术中那样，根据从统计数据获得的虚拟配线长度计算电容值和电阻值。
接着，在步骤106中，延迟余度设定装置10通过从由输入操作速度信息确定的延迟值中减去定时路径的延迟值获得一个值。下文中将获得的该差值称为余度。此外，对于包括模块或者I/O单元之间的输入端子和输出端子的端子对，将经由该端子对延伸的定时路径的余度的最小值设置为该端子对延迟余度。
接着，在步骤107中，自动布置装置11使用包括在布置过程中每个端子对的延迟余度和虚拟配线长度的目标函数，以使目标函数的值最小化的方式来确定模块的布置。虚拟配线长度是一对端子之间的曼哈顿(manhattan)距离。目标函数由下面表达式1表示。
表达式1

在表达式1中，α是可以被用于就有关向延迟或配线长度施加多少权重来控制自动布置的参数。例如，可以将α的值设为0.5以便对延迟施加更多权重，或将α的值设为1以便对配线长度施加更多权重。使用目标函数的优化方法可以是，例如，使用模拟加强(annealing)法(SA法)。
如上所述，本实施例使用通过假设模块间的配线长度为零来获得与布置无关的延迟值的延迟计算装置9和延迟余度设定装置10，在布置被改变时不需要重新计算延迟，从而在短时间内获得模块布置。另外，通过设定RTL估计装置7，在RTL的设计阶段可以考虑到定时而获得模块布置。
(第二实施例)
图5是表示根据本发明第二实施例的半导体集成电路的平面布置装置的配置图。本实施例的配置与图2所示第一实施例的区别在于在延迟计算装置9的后面设有缓冲器插入装置12。
图6是根据本发明第二实施例的半导体集成电路的平面布置方法的流程图。本实施例的流程图与图3所示的第一实施例的区别在于在步骤105和步骤106之间提供了作为缓冲器插入装置12的操作的步骤201到步骤203。
下面参考图6描述缓冲器插入装置12的操作。
从步骤101到步骤105的过程与第一实施例的相同。
首先，在步骤201，确定是否存在通过从逻辑设计过程中确定的(从第1观点确定的)延迟时间减去由延迟计算装置9计算的路径延迟值所获得的余度小于或等于由使用者规定的(从第二观点确定的)阈值的路径。假设该阈值是模块间配线的延迟时间的最小值，并且可以根据制造工艺确定。如果不存在这样的路径，该过程进行到步骤106。如果存在这样的路径，该过程进行到后面的步骤(步骤202)，根据该路径上模块的输出端子的输出(接线负载容量)，在该输出端子的模块外部插入缓冲器。然后，在步骤203，重新计算该路径的延迟，该过程返回到步骤201。
应该指出，步骤203的延迟重新计算产生负余度表明需要减少多个模块上门电路的级数，这需要在模块边界部分的诸如逻辑优化、改变如何将整个设计分割成模块和改变成功能设计之类的措施。这种情况下，可以结束该流程图的过程。
如上所述，本实施例使用缓冲器插入装置12，从而在因在模块逻辑设计过程中将外部负载容量设定得过小而超过模块间定时路径的延迟定时的情况下，可以很容易对此进行改善，因此在改善了模块布置的精度的同时，得到了优化的模块布置。
(第三实施例)
图7示出了根据本发明第三实施例的半导体集成电路的平面处理装置的配置。本实施例的配置与图2所示的第一实施例的配置的区别在于设置了显示装置13来代替自动布置装置11。
显示装置13根据已为每个端子对设置的延迟余度的值来生成要在显示设备4上显示的绘图数据。
图8和图9是显示装置13在显示设备4上显示的屏幕图像的例子。
参考图8，参考数字31表示使用者通过外部输入装置5选择的模块，参考数字32表示其它模块，参考数字33表示在所有模块间的接线中延迟余度小于或等于规定值的接线的数量。在所示的示例中，使用者所选择的模块31分别通过连线10、23、和53接线到其它模块32，如参考数字33所示。
这样，显示装置13生成针对任意两个模块，显示其间的接线总量和延迟余度小于或等于规定值的那些模块的数量的绘图数据。
参考图9，参考数字34和35表示模块，参考数字36表示根据延迟余度色标编码的端子间接线(一对端子之间的线量)。在所示的示例中，模块34和模块35之间的端子间接线36被根据其延迟余度值色标编码成三种颜色，这些延迟余度被分成3个延迟余度等级之一。应该指出，为了方便起见，图9使用虚线、实线和点划线，而不是三种不同的颜色来表示不同延迟余度等级的端子之间的接线。
因此，在沿模块周边布置模块端子的情况下，显示装置13生成为每个端子对设置的延迟余度被色标编码成几种延迟余度等级之一的绘图数据。
如上所述，本实施例使用显示装置13，从而通过使使用者虚拟地检验每个模块间的配线的延迟余度来方便地进行手动模块布置。