接触结构及半导体器件.pdf

1、10申请公布号CN102339812A43申请公布日20120201CN102339812ACN102339812A21申请号201110233050022申请日20000724199920704119990722JP00121737220000724H01L23/50200601G02F1/13200601G02F1/136220060171申请人株式会社半导体能源研究所地址日本神奈川县厚木市72发明人山崎舜平74专利代理机构中国专利代理香港有限公司72001代理人徐予红朱海煜54发明名称接触结构及半导体器件57摘要本发明涉及接触结构及半导体器件。要提高半导体器件中与各向异性导电膜接触的可靠

2、性，有源矩阵基片上的连接端子183的端子部分182通过各向异性导电膜195电连接到FPC191。连接布线183在有源矩阵基片上源极/漏极布线的相同工艺中制造，并由金属膜和透明导电膜的叠层膜制成。在具有各向异性导电膜195的连接部分中，连接布线183的侧面由绝缘材料制成的保护膜173覆盖。因此可以避免金属膜被透明导电膜、绝缘底膜以及与之接触的保护膜173环绕的部分暴露到空气。30优先权数据62分案原申请数据51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书3页说明书19页附图24页CN102339825A1/3页21一种显示器件，包括基片；在所述基片上的端子部分中的连接布线

3、；在所述连接布线上的保护膜，该保护膜具有树脂；以及各向异性导电膜，该各向异性导电膜将所述连接布线电连接到外部电源，其中，所述保护膜覆盖所述连接布线的侧面。2根据权利要求1所述的显示器件，其中，所述连接布线包括选自铝、钛、钼、钽和钨的一种金属。3根据权利要求1所述的显示器件，其中，所述连接布线包括钛膜和在所述钛膜上的铝膜。4根据权利要求1所述的显示器件，其中，所述连接布线包括选自IN2O3、IN2O3SNO2、IN2O3ZNO、ZNO和掺有镓的ZNO的一种材料。5根据权利要求1所述的显示器件，还包括在所述基片上的相对基片，其中，所述基片和所述相对基片通过密封剂粘在一起，该密封剂形成在所述端子部分

4、的内部。6一种显示器件，包括基片；在所述基片上的端子部分中的连接布线；在所述连接布线上的保护膜，该保护膜具有树脂；以及各向异性导电膜，该各向异性导电膜将所述连接布线电连接到外部电源，其中，所述保护膜覆盖所述连接布线的侧面，以及其中，所述连接布线具有锥形截面。7根据权利要求6所述的显示器件，其中，所述连接布线包括选自铝、钛、钼、钽和钨的一种金属。8根据权利要求6所述的显示器件，其中，所述连接布线包括钛膜和在所述钛膜上的铝膜。9根据权利要求6所述的显示器件，其中，所述连接布线包括选自IN2O3、IN2O3SNO2、IN2O3ZNO、ZNO和掺有镓的ZNO的一种材料。10根据权利要求6所述的显示器件

5、，还包括在所述基片上的相对基片，其中，所述基片和所述相对基片通过密封剂粘在一起，该密封剂形成在所述端子部分的内部。11一种显示器件，包括在基片上的像素部分，该像素部分包括具有栅极布线和源极/漏极布线的薄膜晶体管；以及在所述基片上并在所述像素部分外部的端子部分，该端子部分包括连接布线；在所述连接布线上的保护膜，该保护膜具有树脂；以及权利要求书CN102339812ACN102339825A2/3页3各向异性导电膜，该各向异性导电膜将所述连接布线电连接到外部电源，其中，所述连接布线和所述源极/漏极布线在相同的工艺中形成。12根据权利要求11所述的显示器件，其中，所述连接布线包括选自铝、钛、钼、钽和

6、钨的一种金属。13根据权利要求11所述的显示器件，其中，所述连接布线包括钛膜和在所述钛膜上的铝膜。14根据权利要求11所述的显示器件，其中，所述连接布线包括选自IN2O3、IN2O3SNO2、IN2O3ZNO、ZNO和掺有镓的ZNO的一种材料。15根据权利要求11所述的显示器件，还包括在所述基片上的相对基片，其中，所述基片和所述相对基片通过密封剂粘在一起，该密封剂形成在所述端子部分的内部。16根据权利要求11所述的显示器件，还包括在所述基片上的相对基片；以及在所述基片和所述相对基片之间的隔离物，其中，所述保护膜和所述隔离物在相同工艺中形成。17根据权利要求11所述的显示器件，其中，所述薄膜晶体

7、管为底栅薄膜晶体管。18一种显示器件，包括在基片上的像素部分，该像素部分包括具有栅极布线和源极/漏极布线的薄膜晶体管；以及在所述基片上并在所述像素部分外部的端子部分，该端子部分包括连接布线；在所述连接布线上的保护膜，该保护膜具有树脂；以及各向异性导电膜，该各向异性导电膜将所述连接布线电连接到外部电源，其中，所述连接布线和所述栅极布线在相同的工艺中形成。19根据权利要求18所述的显示器件，其中，所述连接布线包括选自铝、钛、钼、钽和钨的一种金属。20根据权利要求18所述的显示器件，其中，所述连接布线包括钛膜和在所述钛膜上的铝膜。21根据权利要求18所述的显示器件，其中，所述连接布线包括选自IN2O

8、3、IN2O3SNO2、IN2O3ZNO、ZNO和掺有镓的ZNO的一种材料。22根据权利要求18所述的显示器件，还包括在所述基片上的相对基片，其中，所述基片和所述相对基片通过密封剂粘在一起，该密封剂形成在所述端子部分的内部。23根据权利要求18所述的显示器件，其中，所述栅极布线具有锥形截面。24根据权利要求18所述的显示器件，权利要求书CN102339812ACN102339825A3/3页4其中，所述连接布线具有锥形截面。25根据权利要求18所述的显示器件，还包括在所述栅极布线上的层间绝缘膜，其中，所述保护膜和所述层间绝缘膜在相同工艺中形成。26根据权利要求18所述的显示器件，其中，所述薄膜

9、晶体管为底栅薄膜晶体管。权利要求书CN102339812ACN102339825A1/19页5接触结构及半导体器件0001本申请是申请日为2000年7月14日、申请号为001217372、发明名称为“接触结构及半导体器件”的专利申请的分案申请。技术领域0002本发明涉及包括在具有绝缘表面的基片上形成的由薄膜晶体管下文称作TFT构成的电路加工的半导体器件，还涉及一种将由TFT构成的电路连接到另一基片的电路上的端子结构。具体地，本发明提供一种适合于具有像素部分并且驱动电路提供在相同基片上像素部分周边中的液晶显示器件、电致发光显示器件、以及安装有与以上显示器件成一体的电光器件的电子设备的技术。注意在

10、本说明书中，半导体器件是指利用半导体特性工作的一般器件，不仅以上的液晶显示器件，而且以上与显示器件成一体的电子设备也归为半导体器件。背景技术0003在通常为有源矩阵型液晶显示器件的电光器件中，现已开发了利用TFT构成开关元件和有源电路的技术。TFT由通过汽相生长在如玻璃基片等的基片上形成作为有源层的半导体膜形成。如硅或硅锗等由硅作为基本组成部分的材料适合于用做上述半导体膜。此外，根据硅半导体膜的制造方法可以得到非晶硅膜或通常如多晶硅膜等的晶体硅膜。0004使用非晶硅膜作为有源层的TFT由于非晶结构导致的电性能等基本上不能得到几CM2/VSEC以上的电场效应迁移率。因此，尽管能够利用TFT作为开

11、关元件像素TFT驱动在像素部分的每个像素中形成的液晶，但不可能形成TFT到作为进行图像显示的驱动电路的程度。为了提供进行图像显示的驱动电路，现在已使用了通过TAB自动载带键合法或COG玻板上芯片法安装驱动器IC。0005另一方面，对于使用晶体硅作为有源层的TFT，可以得到高电场效应迁移率，以在相同的玻璃基片上形成各种功能电路。在驱动器电路中，除了像素TFT，电路基本上由N沟道TFT和P沟道TFT组成的CMOS电路形成，例如移位电阻器电路、电平转移电路、缓冲电路以及采样电路，可以制造在相同的基片上。为了降低成本和提高质量的目的，在有源矩阵型液晶显示器件中使用具有像素和形成在相同的基片上用于驱动像

12、素的驱动电路的有源矩阵基片。0006在如上的有源矩阵基片中，为了向驱动电路提供电源和输入信号，在有源矩阵基片上形成连接到驱动电路的连接布线。采用安装有连接布线和FPC柔性印刷电路的结构。各向异性导电膜用于连接基片上的连接布线和FPC。图30示出了通过各向异性导电膜连接到FPC的连接布线的剖面结构。0007如图30所示，在有源矩阵基片中，在位于玻璃基片1表面上的绝缘膜2上形成连接布线3。FPC4包括由如聚酰亚胺等柔性材料制成的基片5，由铜等构成的多个布线6形成其上。在各向异性导电膜7中，导电隔离物8分散到由热或光固化的粘合剂9树脂内。连接布线3通过导电隔离物8电连接到FPC4上的布线6。说明书C

13、N102339812ACN102339825A2/19页60008连接布线3是由如铝和钛等的金属膜3A以及如ITO膜等的透明导电膜3B组成的两个多层结构。由于透明导电膜3B使用了如铝等的金属膜，因而可以降低它的布线电阻。因此，担心受导电隔离物SPACER8按压造成金属膜3A变形。透明导电膜3B由如铟和锡等的金属氧化物制成，由此它的硬度高于金属膜3A。因此，透明导电膜3B形成在金属膜的表面上，防止导电膜3A受到损伤或变形。0009但是，金属膜3A的侧面处于未覆盖状态，暴露在空气中直到形成各向异性导电膜7。金属膜3A的侧面处于容易受到腐蚀和氧化的状态，造成连接布线3和FPC4的连接可靠性降低。此外

14、，在安装FPC4的状态中，金属膜3A的侧面接触树脂，产生防潮的问题。0010本发明是为解决以上提到的问题的，因此本发明的一个目的是在FPC和连接布线之间实现高可靠性连接，以提供适合于大规模生产的连接布线。发明内容0011为了解决以上问题，根据本发明的一个方案，提供一种接触结构，通过各向异性导电膜将基片上的连接布线连接到其它基片上的布线，特征在于引线为由金属膜和透明导电膜形成的叠层膜，在各向异性导电膜的连接部分中，金属膜的侧面由保护膜覆盖。0012此外，根据本发明的另一方案，提供一种在基片上的半导体器件，具有由薄膜晶体管构成的电路，以及将由薄膜晶体管构成的电路连接到其它电路的连接布线，特征在于连

15、接布线为金属膜和透明导电膜的叠层膜，在与其它电路的连接部分中，金属膜的侧面由保护膜覆盖。0013此外，根据本发明的再一方案，提供一种半导体器件，包括具有由薄膜晶体管构成的电路的第一基片，以及与第一基片相对的第二基片，特征在于由金属膜和接触金属膜表面的透明导电膜形成的连接布线和接触金属膜侧面的保护膜形成在第一基片上，所述连接布线将由薄膜晶体管构成的电路连接到另一电路。0014此外，根据本发明的又一方案，提供一种半导体器件，包括具有由薄膜晶体管构成的电路的第一基片，以及与第一基片相对的第二基片，特征在于由金属膜和接触金属膜表面的透明导电膜形成的连接布线，形成在薄膜晶体管上的保持第一基片和第二基片之

16、间间距的柱形隔离物，由与柱形隔离物相同材料构成的接触金属膜侧面的保护膜形成在第一基片上，所述连接布线将由薄膜晶体管构成的电路连接到另一电路。附图说明0015在附图中0016图1A和1B示出了介绍有源矩阵基片结构的俯视图；0017图2为介绍液晶显示器件的电路结构的方框图；0018图3A到3D示出了有源矩阵基片的制造工艺的剖面图；0019图4A到4D示出了有源矩阵基片的制造工艺的剖面图；0020图5A到5C示出了有源矩阵基片的制造工艺的剖面图；0021图6A到6B示出了有源矩阵基片的制造工艺的剖面图；0022图7示出了有源矩阵基片的制造工艺的剖面图；0023图8示出了液晶板的剖面图；说明书CN10

17、2339812ACN102339825A3/19页70024图9A到9C示出了连接布线的端子部分的制造工艺的剖面图；0025图10A到10C示出了连接布线的端子部分的制造工艺的剖面图；0026图11A到11C示出了连接布线的端子部分的制造工艺的剖面图；0027图12A和12B示出了连接布线的端子部分和各向异性导电膜的接触结构的剖面图；0028图13示出了像素部分的一个像素的俯视图；0029图14介绍了柱形隔离物的形状；0030图15A到15F示出了连接布线的端子部分的制造工艺的剖面图；0031图16示出了连接布线的端子部分和各向异性导电膜的接触结构的剖面图；0032图17A到17C示出了有源矩

18、阵基片的制造工艺的剖面图；0033图18A到18C示出了有源矩阵基片的制造工艺的剖面图；0034图19A到19C示出了有源矩阵基片的制造工艺的剖面图；0035图20示出了液晶板的剖面图；0036图21A到21F示出了连接布线的端子部分的制造工艺的剖面图；0037图22示出了半导体器件的一个例子；0038图23A到23F示出了半导体器件的多个例子；0039图24A到24D示出了投影型液晶显示器件的结构；0040图25示出了ICP腐蚀装置的等离子体产生机构；0041图26示出了使用多螺旋线圈法的ICP腐蚀装置；0042图27示出了锥角与偏置功率的关系图；0043图28示出了锥角与CF4流速的比值的

19、关系图；0044图29示出了锥角与钨对抗蚀剂W/抗蚀剂的选择率的关系图；以及0045图30示出了常规的有源矩阵基片的端部和各向异性导电膜的接触结构。具体实施方式0046下面介绍本发明的各种实施方式。0047实施方式10048根据本发明的接触结构适合于使用通过各向异性导电膜连接电路的安装法的半导体器件，例如有源矩阵型液晶显示器件或EL显示器件。参考图12A和12B，在实施方式1中介绍应用到有源矩阵型液晶显示器件时本发明的接触结构。0049有源矩阵基片上的连接布线183通过端子部分182中的各向异性导电膜195电连接到FPC191。在形成有源矩阵基片上的TFT的源/漏布线的相同工艺中形成连接布线1

20、83。换句话说，连接布线183由与源/漏布线相同的材料形成并形成在与源/漏布线相同的层中。连接布线183为金属膜140和透明导电膜141的叠层膜。在各向异性导电膜195的连接部分中，连接布线183的侧面由保护膜174覆盖。0050在该结构中，金属膜140的侧面由保护膜174覆盖。因此，在连接部分中，金属膜140由透明导电膜141、绝缘膜109、以及保护膜174环绕并接触，没有暴露在空气中的机会。因此，可以防止金属膜140的腐蚀。0051可以使用形成在源/漏布线上层上的绝缘膜形成保护膜174。在实施方式1中，在说明书CN102339812ACN102339825A4/19页8形成柱形隔离物172

21、的相同工艺中形成保护膜174，形成柱形隔离物172是为了保持第一基片和相对基片之间的间距。0052此外，在与图16中所示的TFT的栅极布线的相同工艺中形成连接布线303。此时，连接布线303由与栅极布线的相同的材料形成并形成在与栅极布线相同的层中。此外，保护膜304由在栅极布线和源/漏布线之间形成的绝缘膜138和139形成。0053根据本发明，连接布线由覆盖金属膜表面形成的透明导电膜的叠层膜形成。金属膜不限于单层膜。金属膜的厚度在100NM和1M之间。金属膜可以是由选自铝AL、钽TA、钛TI、钼MO以及钨W组成的组中的一种元素作为它的基本成分的金属层，或者至少含有一种金属元素的合金层。给出以下

22、合金MOW合金、MOTA合金、或以上列出元素的氮化物，例如氮化钽TAN、氮化钨WN、氮化钛TIN、以及氮化钼MON。此外，金属膜可以包括如硅化钨、硅化钛以及硅化钼等的硅化层。0054透明导电膜的厚度在50NM和05M之间。使用溅射法和真空蒸发法形成的如氧化铟IN2O3或氧化铟/氧化锡合金IN2O3SNO2ITO可以用做透明导电膜的材料。用盐酸溶液进行这种类型材料的腐蚀处理。然而，特别是ITO的腐蚀容易产生残留物。因此，可以使用氧化铟/氧化锌合金IN2O3ZNO以便适合于腐蚀工艺。与ITO相比，氧化铟/氧化锌合金具有优良的平滑表面特性，还具有优良的热稳定性。因此，在接触AL的漏极布线169的边缘

23、表面，可以防止与AL的腐蚀反应。类似地，氧化锌ZNO也是合适的材料。为了进一步提高可见光的透射度和传导率，可以使用掺有镓的氧化锌ZNOG等。0055实施方式20056此外，当在与栅极布线相同的工艺中形成连接布线时，栅极布线和连接布线的剖面形状可以为锥形。由于将栅极布线形成锥形，膜厚度由中心朝侧面减小。由于所述膜厚度的变化，如以后将介绍的实施例中所示，在用栅极布线作为掩模掺杂半导体膜的工艺中，通过利用膜厚度的变化得到掺杂到半导体膜内的杂质浓度的变化。0057应用利用高密度等离子体的干法腐蚀形成锥形栅极布线。作为获得高密度等离子体的一种方法，利用微波或ICP感应耦合等离子体的腐蚀装置很合适。特别是

24、，ICP腐蚀装置可以容易地控制等离子体以及处理大表面积基片的操作。0058作为高精度地进行等离子体处理的一种方法，利用ICP的等离子体处理装置使用了通过将高频电能施加到由通过阻抗匹配装置串联连接的由四个涡流形线圈部分形成的多螺旋线圈而形成等离子体的方法。每个涡流形线圈部分的长度设置为比高频的波长长1/4倍。此外，构成等离子体处理装置，使不同高频的电能也施加到保持要处理物体的基座电极，由此增加了偏置电压。利用ICP和等离子体处理装置的等离子体处理法公开在日本专利申请特许公开NO平9293600中。0059图25示意性地示出了利用所述类型的ICP例如，腐蚀装置的等离子体处理装置的结构。在室顶部的石

25、英基片11上，设置天线线圈12，并通过匹配器13连接到RF电源14。此外，要进行等离子体处理的基片放置在面向天线线圈的基座电极15上。基座电极15也通过匹配器16连接到RF电源17上。当RF电流施加到基片上的天线线圈12时，RF电流J在天线线圈12中方向中流动，由此根据公式1在Z方向中产生磁场B。0060公式10061OJROTBO为磁导率说明书CN102339812ACN102339825A5/19页90062然后，按照法拉第的电磁感应定律，在方向中发生感应电场E。0063公式200640065当电子在方向中加速由此与感应电场E中的气体分子碰撞时产生等离子体。由于感应电场E的方向为方向，因此

26、由带电颗粒与腐蚀室或基片的壁碰撞造成失去电荷的可能性降低。因次，即使在约1PA的低压下也会产生高密度等离子体。此外，在向下的流中基本上没有任何磁场B，造成已展宽为片形的高密度等离子体区。0066为了用ICP得到高密度等离子体，需要使高频电流J低损耗地流动到天线线圈12，对于大面积，必须降低它的阻抗。因此，采用其中天线线圈分叉的方法很有效。0067调节要施加到天线线圈12施加ICP电源的各RF电源和基片一侧的下电极15施加偏置功率可以独立地控制等离子体密度和自偏置电压。此外，可以根据要腐蚀的膜采用不同频率的RF电源。0068要用ICP腐蚀装置得到高密度的等离子体，需要RF电流J低损耗地流动到天线

27、线圈12。必须减少天线线圈12的电感以便形成大表面积的基片。如图26所示，现在已开发了具有分叉天线的多螺旋线圈22的ICP腐蚀装置以达到以上所述的条件。在图26中，参考数字21代表石英基片，参考数字23和26代表匹配器，参考数字24和27代表RF电源。此外，在室的底部，通过绝缘体29提供支撑基片28的基座电极25。0069如果采用使用ICP并提供有多螺旋线圈的腐蚀装置，那么耐热导电材料的腐蚀可以进行得很好，此外，可以形成具有期望的锥角的布线。0070调节ICP腐蚀装置的偏置功率密度由此得到需要的锥角。图27示出了偏置功率与锥角的关系图。如图27所示，可以根据偏置功率密度控制锥角。图27中示出的

28、是已形成为玻璃基片上的固定图形的W膜构图的边缘部分的锥形锥角的检验结果。图28示出了偏置功率1356MHZ与锥角的关系，偏置功率施加到基片一侧。在通常的条件下，放电功率要施加到线圈的高频功率，1356MHZ设置为32W/CM2，压力设置为10PA，使用CF4和CL2作为腐蚀气体。腐蚀气体CF4和CL2的流量都设置为30SCCM。0071如图27所示，显然当偏置功率在128到384MW/CM2范围内时，锥角在70和20之间改变。注意CF4和CL2的流量都设置为30SCCM。0072从图28显示的实验中可以看出，锥角也可以由60变到80。图28的实验条件示出了检验锥角与腐蚀气体流量比例的关系的结果

29、。注意在CF4和CL2的总流量设置为60SCCM的条件下，CF4的流量在20到40SCCM的范围内改变。此时的偏置功率设置为128MW/CM2。0073此外，认为锥角与腐蚀钨和抗蚀剂的腐蚀选择性有关。图29示出了锥角与腐蚀钨和抗蚀剂的腐蚀选择性的关系图。以此方式使用ICP腐蚀装置，当适当地确定偏置功率密度和腐蚀气体流量的比例时，可以很容易地形成具有3和60之间所需要的锥角的布线。0074此外，要考虑ICP腐蚀装置的耐热导电材料的处理特性。除了W膜和TA膜外，经常使用钼钨MOW合金成分比例为MOW4850WT作为栅电极材料，这里显示了腐蚀速度的典型值、可采用的腐蚀气体、以及对变为栅电极基底的栅绝

30、缘膜的选择率。栅绝缘膜为由等离子体CVD形成的氧化硅膜或氮氧化硅膜。这里的选择率定义为栅绝缘膜说明书CN102339812ACN102339825A6/19页10的腐蚀速率与每个材料的腐蚀速度的比值。0075表10076材料腐蚀速度NM/MIN对栅绝缘膜的选择率比CF4CL2TA14016068CL2MOW4060012CF4CL20077TA膜的腐蚀速度在140和160NM/MIN之间，对栅绝缘膜的选择率在6和8之间。该值超过了当W膜的腐蚀速度在70到90NM/MIN的范围内时W膜对栅绝缘膜在2和4之间选择率的值。因此，从可加工性的角度上来看，也可以采用TA膜。虽然未在表中示出，TA膜的电阻

31、率在20和30CM之间，与电阻率在10和16CM之间的W膜相比，TA膜的电阻率较高，成为难点。0078另一方面，MOW合金的腐蚀速度较低，在40和60NM/MIN之间，对栅绝缘膜的腐蚀率在01和2之间。从可加工性的角度可以看出，不能采用该材料。从表1中可以看出，TA膜显示了最好的结果。然而，如上所述，当考虑电阻率时，考虑了所有的因素之后认为W膜很合适。0079此外，对于干法腐蚀的腐蚀气体，可以使用含有氟气体和含有氯气体的混合气体。可以使用选自CF4、C2F6和C4F8的气体作为含有氟的气体，使用选自CL2CL2、SICL4和BCL4的气体作为含有氯的气体。0080实施例10081本实施例涉及有

32、源矩阵型液晶板。图1A示出了本实施例的有源矩阵基片的俯视图，其中像素部分和驱动像素部分的薄膜晶体管的驱动电路形成其上，还示出了形成在有源矩阵基片上的柱形隔离物和密封剂之间的位置关系。0082如图1A所示，在玻璃基片101上，提供有设置有薄膜晶体管的像素部分188、扫描信号驱动电路185以及作为驱动设置在像素部分中的薄膜晶体管的驱动电路的图像信号驱动电路186。此外，提供如CPU或存储电路等的信号处理电路187。0083在像素部分188中，由扫描信号驱动电路185延伸出的栅极布线189以及从图像信号驱动电路186延伸出的源极布线190相交成矩阵形成像素。每个像素提供有像素TFT204和存储电容器

33、205。0084柱形隔离物172为由树脂制成的圆柱形结构的物体，用于保持有源矩阵基片和相对基片之间的间距。提供在像素部分188中的柱形隔离物172不仅可以提供到每个像素，也可以提供到以矩阵形排列的几个像素或几十个像素。换句话说，构成像素部分的像素总数与隔离物数量的比例在20和100之间比较好。此外，代替柱形隔离物172，驱动电路185到187提供有覆盖电路的整个表面的树脂。根据本实施例中源极布线和漏极布线的位置提供柱形隔离物。0085在基片101上，密封剂186形成在像素部分188、扫描信号驱动电路185、图像信号驱动电路186、以及其它电路的信号处理电路187外部，外部输入/输出端子182的

34、内部。0086有源矩阵基片101上的驱动电路185到187通过连接布线183电连接到外部电源或外部电路。连接布线183和驱动电路185到187的TFT的源极漏极布线同时形成。端子部分182和连接布线183一体地形成，并成为与其它基片上布线的连接部分。图1B示说明书CN102339812ACN102339825A7/19页11出了端子部分182的局部放大图。0087如图1B所示，端子部分182的侧面覆盖有保护膜173。端子部分182中的连接布线183通过各向异性导电膜电连接到FPC191的布线191B。参考数字191A代表提供有FPC191的基片。0088图2示出了有源矩阵基片101的电路。图像

35、信号驱动电路186由移位电阻器电路501A、电平转移电路502A、缓冲电路503A、以及采样电路504组成。此外，扫描信号驱动电路185由移位电阻器电路501B、电平转移电路502B、以及缓冲电路503B组成。0089移位电阻器电路501A和501B的驱动电压在5和16V之间通常为10V。形成该电路的CMOS电路由如图6所示的第一P沟道TFT200和第一N沟道TFT201形成。虽然电平转移电路502A和502B以及缓冲电路503A和503B的驱动电压较高，在14和16V之间，但可以使用与移位电阻器中的TFT等同的TFT。此外，在这些电路中将栅极形成为多栅极结构很有效，由此提高了耐压性并改善了可

36、靠性。0090采样电路504由模拟开关形成，它的驱动电压在14到16V之间。由于极性交替地反转驱动并且需要减小关断电流值，因此需要采样电路504由如图6所示的第二P沟道TFT202和第二N沟道TFT203形成。当P沟道TFT202的关断电流值成问题时，由将在实施例2中介绍的工艺形成提供有偏置区的单漏极构成的TFT用于形成该电路。0091此外，像素部分的驱动电压在14和16V之间。从减少功率消耗的角度来看，需要将像素部分的关断电流值减小到比采样电路的关断电流值小。因此，需要像素部分为图6中所示像素TFT204的多栅极结构，此外，可以是提供有LDD区的结构。0092注意仅示出了像素部分188和驱动

37、电路185和186的方框结构。根据以后将介绍的TFT的工艺，如信号分配电路、分频电路、D/A转换器、校正电路、运算放大器电路以及更进一步的信号处理电路187，如存储电路和算术运算电路，以及更进一步的逻辑电路都可以形成在相同的基片上。根据本发明，可以实现具有形成在相同的基片上的像素部分和驱动电路部分的半导体器件，例如可以实现提供有信号驱动电路和像素部分的液晶显示器件。0093下面，介绍有源矩阵基片的制造工艺。图3A到7示出了像素部分188和驱动电路的制造工艺。图9A到11C示出了连接布线183的端子部分182的制造工艺。在这些图中，相同的参考数字代表相同的组成部分。0094可以使用由康宁玻璃70

38、59和1737为代表的钡硼硅玻璃或铝硼硅玻璃作为基片101。除了这些玻璃基片之外，也可以使用不具有光学各向异性的塑料基片，例如聚对苯二甲酸乙二酯PET、聚萘二甲酸乙二酯PEN、聚醚砜PES等。使用玻璃基片时，可以在比玻璃应变点低约10到20的温度下预先热处理基片。包括如氧化硅膜、氮化硅膜或氮氧化硅膜等的底膜102形成在其上形成有TFT的基片101的表面上，以防止杂质从基片101扩散。例如，形成由SIH4、NH3和N2O通过等离子体CVD形成厚度为10到200NM优选50到100NM的氮氧化硅膜102A和类似地由SIH4和N2O形成厚度为50到200NM优选100到150NM氢化的氮氧化硅膜10

39、2B的叠层图3A。0095通过使用常规的平行板型等离子体增强CVD形成氮氧化硅膜。在325的基片温度、40PA的反应压力、041W/CM2的放电功率密度、以及60MHZ的放电频率的条件下，通过将10SCCM的SIH4、100SCCM的NH3和20SCCM的N2O引入到反应室内，形成氮氧化硅膜102A。通说明书CN102339812ACN102339825A8/19页12过仅改变基片温度和改变反应气体形成这些膜。0096由此形成的氮氧化硅膜102A具有9281022/CM3的密度，在含713的氟化氢铵NH4HF2和154的氟化铵NH4F的混合溶液中“LAL500”，STELLACHEMIFA公司

40、的产品20下具有约63NM/MIN的慢腐蚀速率，为致密坚硬的膜。当所述膜用做底膜时，可以有效地防止碱金属元素从玻璃基片扩散到形成其上的半导体层内。0097接下来，通过例如等离子体CVD或溅射等已知的方法形成具有25到80NM优选30到60NM厚度和非晶结构的半导体膜103A。例如，通过等离子体CVD形成厚度为55NM的非晶硅膜。具有所述非晶结构的半导体膜包括非晶半导体膜和微晶半导体膜，也可以使用具有如非晶硅锗膜等非晶结构的化合物半导体膜。可以连续地形成底膜102和非晶半导体层103A。例如，通过以上介绍的等离子体CVD工艺连续地形成氮氧化硅膜102A和氢化的氮氧化硅膜102B之后，通过将反应气

41、体由SIH4、N2O和H2转换为SIH4和H2，或仅为SIH4进行连续地淀积，同时不暴露到空气气氛。由此，可以防止氢化的氮氧化硅膜102B的表面沾污，并且可以减小要制造的TFT的特性变化和阈值电压的波动。0098然后进行晶化步骤由非晶半导体膜103A形成晶体半导体膜103B。激光退火法、热退火法固相生长法或快速热退火法RTA可以用做该方法。使用具有低耐热的玻璃基片或塑料基片时，优选使用激光退火法。RTA法使用IR灯、卤素灯、金属卤化物灯或氙灯作为光源。此外，可以根据日本专利申请特许公开NO平7130652中公开的技术使用催化元素的晶化方法形成晶体半导体膜103B。在晶化步骤中，首先优选排出含在

42、非晶半导体膜中的氢。在400到500下进行约1小时的热处理以将氢的含量降低到5原子以下，然后进行晶化步骤。以此方式，可以有利地防止膜表面粗糙。0099当通过激光退火法进行晶化步骤时，使用脉冲振荡型或连续发光型准分子激光器，或氩激光器作为光源。使用脉冲振荡型准分子激光器时，激光束处理成线形，然后进行激光退火。操作员可以适当地选择激光退火条件，例如，激光脉冲振荡设置在30HZ，激光能量密度设置为100到500MJ/CM2通常为300到400MJ/CM2。线形激光束照射到基片的整个表面上，此时线形束的重叠度为80到98。以此方式，可以得到晶体半导体膜103B，如图3B所示。0100通过光刻使用光掩模

43、PM1在晶体半导体膜103B上形成抗蚀剂图形。通过干法腐蚀将晶体半导体膜分为岛，由此形成半导体膜岛104到108。干法腐蚀使用CF4和O2的混合气体。0101以约11016到51017原子/CM3的浓度将产生P型的杂质添加到半导体膜岛的整个表面以控制TFT的阈值电压VTH。周期表中XIII族元素例如硼B、铝AL或镓GA现已公知为产生半导体P型的杂质元素。可以采用离子注入或离子掺杂作为掺杂这些元素的方法，但离子掺杂适合于处理大面积的基片。所述离子掺杂法使用乙硼烷B2H6作为气体源并添加硼B。不总是需要添加所述杂质元素，可以省略。然而，这是用于适当地保持N沟道TFT的阈值电压在特别是预定范围内的方

44、法。0102通过等离子体CVD或溅射由含有硅的绝缘膜形成厚度为40到150NM的栅绝缘膜109。例如，可以由厚度为120NM的氮氧化硅膜形成。通过将O2添加到SIH4和N2O形成的氮氧化硅膜中的固定电荷密度减小，为该应用的优选材料。不必说，栅绝缘膜不特别地限定为所述氮氧化硅膜，也可以为含有硅的其它绝缘膜的单层结构或它们的叠层结构。图3C说明书CN102339812ACN102339825A9/19页130103形成如图3D所示的导电膜，以在栅绝缘膜109上形成栅极布线。导电膜可以包括单层，如果需要也可以为多层的叠层结构，例如双层或三层。例如，当为双层结构时，上层膜由包括选自钽TA、钛TI、钼M

45、O和钨W等元素作为基本成分的金属膜或包括这些元素通常为MOW合金膜，MOTA合金膜的合金膜形成，下层膜由氮化钽TAN、氮化钨WN、氮化钛TIN、氮化钼MON等形成。例如，当为双层时，上层膜可以由导电的下层膜的氮化物形成，当它用上/下表示时，可以为WN膜/W膜或TAN膜/TA膜等。当为三层时，它可以为TAN膜/TA膜/TAN膜。优选将第二上导电膜的电阻率设置在10到50MWCM的范围内。为获得低电阻，优选降低所含有的杂质浓度，特别是氧浓度可以降低到30PPM或以下。例如，通过将氧浓度设置为30PPM或以下，相对于钨W可以实现20MWCM或以下的电阻率。0104此外，优选使用铝作为基本成分的膜以获

46、得布线的低电阻率。此时，通过将微量的SI或SC等添加到铝内可以增强耐热性。例如，对于形成栅极布线的导电膜，可以形成添加SC的TI膜/AL膜或添加SC的TI膜/TIN膜/AL膜。0105当使用W作为栅电极时，通过溅射使用W作靶并通过引入氩AR气和氮N2气形成厚度50NM的氮化钨WN作为导电层111，形成250NM厚的W作为导电膜110。对于其它方法，可以使用六氟化钨WF6通过热CVD形成W膜。总之必须降低栅电极的电阻，W膜的电阻率优选为不高于20MWCM。通过增加晶粒尺寸可以获得低电阻率的W膜，但当W中如O等的杂质元素的含量很大时，由于阻碍了晶化，电阻率变高。因此，当使用溅射时，使用的W靶有99

47、9999的纯度，在膜的形成期间，要充分注意以免由气相引入杂质。以此方式，可以获得9到20MWCM的电阻率。0106可以通过溅射类似地形成TAN膜和TA膜。要形成TAN膜，使用TA作靶，AR气和氮气的混合气体作为溅射气体。氩AR气作用溅射气体形成TA膜。当适量的XE或KR添加到溅射气体时，可以减轻所得膜的内应力，并且可以防止膜的剥离。相TA膜的电阻率约20MWCM，该膜可以用做栅电极。然而，相TA膜的电阻率约180MWCM，该膜不适合做栅电极。TAN膜的晶体结构接近相的TA膜。因此，当TA膜形成在TAN膜上时，可以容易地得到相TA膜。在本实施例中，淀积TAN膜作为下层导电膜110，而TA作为上层

48、导电膜111，形成栅极布线。0107顺便提及，可以在形成栅极布线的导电膜和栅绝缘膜109之间有效地形成厚度约2到约20NM的掺磷P硅膜。由此，可以提高粘附性和防止其上形成的导电膜氧化，同时可以防止含在导电膜中微量的碱金属元素扩散到栅绝缘膜109内。0108接下来，通过使用光掩模PM2光刻形成抗蚀剂掩模RM1到RM6。共同腐蚀导电层110和导电层111形成栅电极118到122以及电容布线123。这些栅电极118到122和电容布线123包括由导电膜形成的118A到122A和由导电膜形成的118B到123B的整体结构。图4A0109要在N沟道TFT中形成LDD区，进行产生N型的杂质元素的掺杂步骤N掺

49、杂步骤。这里，通过作为掩模的栅电极118到122自对准的离子掺杂产生N型的杂质元素。在11016到51019原子/CM3的范围内掺杂磷P作为产生N型的杂质元素。以此方式，在岛形半导体膜中形成低浓度N型杂质区域124到129，如图4B所示。0110接下来，在N沟道TFT中形成高浓度的N型杂质区作为源或漏区N掺杂步骤。说明书CN102339812ACN102339825A10/19页14首先，使用光掩模PM3形成抗蚀剂掩模RM8到RM12，掺杂产生N型的杂质元素形成高浓度N型杂质区130到135。磷P用做产生N型的杂质元素。使用磷化氢PH3的离子掺杂以便浓度在11020到11021原子/CM3的范围内图4C。0111形成高浓度P型杂质区136和137作为形成P沟道TFT的岛形半导体膜104和106中的源和漏区。这里，用栅电极118和120作为掩模掺杂产生P型的杂质元素，通过自对准形成高浓度的P型杂质区。0112此时，通过光掩模PM4覆盖整个表面在形成N沟道TFT的岛形半导体膜105，107以及108上形成抗蚀剂掩模RM13到RM15。使用乙硼烷B2H6通过离子掺杂形成高浓度P型杂质区136和137。区域中的硼B浓度为31020到31021原子/CM3图4D。0113在下一步骤中，将磷P添加到