基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统.pdf

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1、(19)国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 202310356253.1(22)申请日 2023.04.04(71)申请人 散裂中子源科学中心地址 523000 广东省东莞市松山湖高新技术产业开发区总部二路2号光大数字家庭(推广名:光大we谷)一区1栋1号楼1316号房 申请人 中国科学院高能物理研究所(72)发明人 荣林艳慕振成傅世年王林欧阳华甫王博谢哲新万马良张辉王禾欣(74)专利代理机构 广东众达律师事务所 44431专利代理师 张雪华(51)Int.Cl.H05H 7/00(2006.01)G01R 21/00(2006.01)H0。

2、5H 7/02(2006.01)(54)发明名称基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统(57)摘要本发明涉及粒子加速器技术领域,具体是一种可以实现加速器低电平控制及功率监测的一体化系统的基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统;所述的系统包括设置在同一块FPGA板卡上的加速器低电平控制系统和功率检测及驻波比保护系统,所述的加速器低电平控制系统包括AD采样、直接IQ解调模块、IIR滤波、幅度相位转换模块、PI反馈控制器、数字上变频模块、开关和DAC芯片;所述功率检测及驻波比保护系统包括AD采样、IQ解调模块、IIR滤波、功率计算模块和驻波比保护模块;本发明实现简。

3、化了功率检测环节,保证了系统稳定性的同时降低了系统的使用成本,对于信号中夹杂的多频谱分量的功率检测具有优势,具有良好的社会经济效益。权利要求书2页 说明书6页 附图3页CN 116614932 A2023.08.18CN 116614932 A1.基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统,所述的系统用于实现对加速器低电平控制及功率监测的一体化系统,其特征在于:所述的系统包括设置在同一块FPGA板卡上的加速器低电平控制系统和功率检测及驻波比保护系统,所述的加速器低电平控制系统包括AD采样、直接IQ解调模块、IIR滤波、幅度相位转换模块、PI反馈控制器、数字上变频模块、开关和DAC。

4、芯片;所述功率检测及驻波比保护系统包括AD采样、IQ解调模块、IIR滤波、功率计算模块和驻波比保护模块。2.根据权利要求1所述的基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统,其特征在于:所述的加速器低电平控制系统中,依次通过AD采样、直接IQ解调、IIR滤波、幅度相位转换模块得到加速场的幅度和相位信息,然后经过PI反馈控制器进行闭环控制,通过数字上变频模块输出所需数字信号,输出的数字信号包括有腔肠幅度、相位和频率的信号传送给DAC芯片。3.根据权利要求2所述的基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统,其特征在于:所述的DAC芯片输出的信号经滤波放大后通过同轴馈管将高。

5、功率信号传送给加速腔,最后信号的幅度、相位、频率等参数均通过CompactPCI刀片中的CSS图形化显示界面进行显示。4.根据权利要求1所述的基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统,其特征在于:所述功率检测及驻波比保护系统中,射频信号依次通过AD采样、IQ解调模块、IIR滤波后经功率计算模块算出功率,然后将算好的正向功率、反向功率送入驻波比保护模块,判断是否进行驻波比保护,发生驻波比保护以后驻波比保护模块输出保护信号送给加速器低电平控制系统,由加速器低电平控制系统中的开关切断射频信号的输出,下一个脉冲恢复,当驻波比保护的次数超过设定值时,将永久的切断低电平射频信号的输出,直到。

6、人工手动恢复。5.根据权利要求1所述的基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统,其特征在于:所述的FPGA板卡上还设置有DDS模块。6.根据权利要求1所述的基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统,其特征在于:所述加速器低电平控制系统通过控制DDS模块频率控制,实现射频信号的调频,功率检测的射频信号是加速器低电平控制系统输出经放大后的信号,两信号的频率相同。7.根据权利要求1所述的基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统,其特征在于:所述的加速器低电平控制系统由DDS模块输出的两路正交信号直接送给功率检测及驻波比保护系统,进行I,Q解调,解调出系。

7、统中任意频率的信号,从而计算出功率值。8.根据权利要求1所述的基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统,其特征在于:所述加速器低电平控制系统送出的数字信号通过DAC转换成模拟信号,再通过滤波放大后将射频信号通过射频传输系统送给加速腔,从加速腔耦合出来的射频信号送给低电平控制系统的AD进行采样,AD采样后的数字信号送给FPGA板卡进行低电平控制。9.根据权利要求8所述的基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统,其特征在于:所述加速腔输入射频信号源是加速器低电平控制系统,而功率检测及驻波比保护系统与加速器低电平控制系统共用同一块FPGA板卡,所述功率检测及驻波比保护。

8、系权利要求书1/2 页2CN 116614932 A2统通过与加速器低电平控制系统共用DDS模块来精准解调出I,Q值,通过I,Q值精准计算出送给加速腔射频信号的功率。10.采用如权利要求5、6、7、9任一项所述的基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统,其特征在于:通过所述DDS模块可以精确输出两路正交信号的特点,对数字下变频后的信号进行解调,基本原理由以下公式表达:定向耦合器耦合出的RF信号公式如式1:采样方程为如式2所示,其中T为采样时钟的周期,CLK t+tT+t2T+t3T+.(2)用采样时钟fclk采样定向耦合器耦合出的RF信号采样序列数据为:FPGA中DDS输出参考。

9、信号为则本系统采用1阶IIR滤波器来提高数据处理速度,FPGA进行数据处理时只需要1个时钟周期即可完成单个数据的计算,IIR滤波器对于直流以外的信号具有很好的滤波效果,所采用滤波器公式如式6:其中xn为输入的I或Q序列,滤波后得零频分量的I,Q值,因而测得射频信号的功率公式9中,b是定向耦合器的耦合度加电缆的衰减量,单位是dB,可以通过网分直接测出该值,公式9中的系数k的计算方法为:直接给AD输入1个小信号Vtest,信号频率同所测频率一致,信号单位为dBm,从FPGA中读出解调后此信号对应的Itest,Qtest值,通过下式即可计算出系数k:通过计算得出系数k,b的值后,再通过公式(9)即可。

10、实时获取信号的功率值。权利要求书2/2 页3CN 116614932 A3基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统技术领域0001本发明涉及粒子加速器技术领域,具体是一种可以实现加速器低电平控制及功率监测的一体化系统的基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统。背景技术0002FPGA板卡属于专用集成电路中的一种半定制电路,是可编程的逻辑列阵,能够有效的解决原有的器件门电路数较少的问题;FPGA的基本结构包括可编程输入输出单元,可配置逻辑块,数字时钟管理模块,嵌入式块RAM,布线资源,内嵌专用硬核,底层内嵌功能单元。由于FPGA具有布线资源丰富,可重复编程和集成度。

11、高,投资较低的特点,在数字电路设计领域得到了广泛的应用。0003粒子加速器是使带电粒子在高真空场中受磁场力控制、电场力加速而达到高能量的特种电磁、高真空装置,是人为地提供各种高能粒子束或辐射线的现代化装备,日常生活中的常见的粒子加速器有用于电视的阴极射线管及X光管等设施,一部分低能加速器用于核科学和核工程,其余的则广泛用于化学、物理及生物的基础研究,一直到辐射化学,射线照相、活化分析、离子注入、射线治疗、同位素生产、消毒杀菌、焊接与熔炼、种子及食品的射线处理以及国防等国民经济的各个领域。0004传统加速器低电平控制系统及腔体功率监测系统往往都是分成两个系统进行,系统结构复杂,加速器低电平控制系。

12、统主要由模拟上、下变频、本振及数字信号处理系统等组成,而模拟器件易受温度影响,通常需要给这些模拟器件增加恒温系统,来保证性能的稳定,腔体功率监测系统主要由:定向耦合器、检波器、AD采样模块及数字信号处理系统等组成,系统复杂,并且检波器只能检波出单一频谱的信号,检测出多频谱分量中各不同频率信号的功率有一定难度,系统总体稳定性不佳且成本高。发明内容0005为了解决上述背景技术中提出的问题,我们提出一种加速器低电平控制及功率监测的一体化系统对现有技术的不足进行优化,尤指一种可以实现加速器低电平控制及功率监测的一体化系统的基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统。0006为实现上述目的。

13、,本发明提供如下技术方案:0007基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统,所述的系统用于实现对加速器低电平控制及功率监测的一体化系统,所述的系统包括设置在同一块FPGA板卡上的加速器低电平控制系统和功率检测及驻波比保护系统,所述的加速器低电平控制系统包括AD采样、直接IQ解调模块、IIR滤波、幅度相位转换模块、PI反馈控制器、数字上变频模块、开关和DAC芯片;所述功率检测及驻波比保护系统包括AD采样、IQ解调模块、IIR滤波、功率计算模块和驻波比保护模块。0008所述的加速器低电平控制系统中,依次通过AD采样、直接IQ解调、IIR滤波、幅度相位转换模块得到加速场的幅度和相位信。

14、息,然后经过PI反馈控制器进行闭环控制,通过数说明书1/6 页4CN 116614932 A4字上变频模块输出所需数字信号,输出的数字信号包括有腔肠幅度、相位和频率的信号传送给DAC芯片。0009所述的DAC芯片输出的信号经滤波放大后通过同轴馈管将高功率信号传送给加速腔,最后信号的幅度、相位、频率等参数均通过CompactPCI刀片中的CSS图形化显示界面进行显示。0010所述功率检测及驻波比保护系统中,射频信号依次通过AD采样、IQ解调模块、IIR滤波后经功率计算模块算出功率,然后将算好的正向功率、反向功率送入驻波比保护模块,判断是否进行驻波比保护,发生驻波比保护以后驻波比保护模块输出保护信。

15、号送给加速器低电平控制系统,由加速器低电平控制系统中的开关切断射频信号的输出,下一个脉冲恢复,当驻波比保护的次数超过设定值时,将永久的切断低电平射频信号的输出,直到人工手动恢复。0011所述加速器低电平控制系统通过控制FPGA中的DDS模块,实现射频信号的调频,功率检测的射频信号是加速器低电平控制系统输出经放大后的信号,两信号的频率相同。0012所述的加速器低电平控制系统由DDS模块输出的两路正交信号直接送给功率检测及驻波比保护系统,进行I,Q解调,解调出系统中任意频率的信号,从而计算出功率值。0013所述加速器低电平控制系统送出的数字信号通过DAC转换成模拟信号,再通过滤波放大后将射频信号通。

16、过射频传输系统送给加速腔,从加速腔耦合出来的射频信号送给低电平控制系统的AD进行采样,AD采样后的数字信号送给FPGA板卡进行低电平控制。0014所述加速腔输入射频信号源是加速器低电平控制系统,而功率检测及驻波比保护系统与加速器低电平控制系统共用同一块FPGA板卡,所述功率检测及驻波比保护系统通过与加速器低电平控制系统共用DDS模块来精准解调出I,Q值,通过I,Q值精准计算出送给加速腔射频信号的功率。0015采用所述的基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统,通过所述DDS模块可以精确输出两路正交信号的特点,对数字下变频后的信号进行解调,基本原理由以下公式表达:0016定向耦合。

17、器耦合出的RF信号公式如式1:0017采样方程为如式2所示,其中T为采样时钟的周期,0018CLK t+tT+t2T+t3T+(2)0019用采样时钟fclk采样定向耦合器耦合出的RF信号采样序列数据为:00200021FPGA中DDS输出参考信号为则说明书2/6 页5CN 116614932 A500220023本系统采用1阶IIR滤波器来提高数据处理速度,FPGA进行数据处理时只需要1个时钟周期即可完成单个数据的计算,IIR滤波器对于直流以外的信号具有很好的滤波效果,所采用滤波器公式如式6:00240025其中xn为输入的I或Q序列,滤波后得零频分量的I,Q值,002600270028因而。

18、测得射频信号的功率0029公式9中,b是定向耦合器的耦合度加电缆的衰减量,单位是dB,可以通过网分直接测出该值,公式9中的系数k的计算方法为:直接给AD输入1个小信号Vtest,信号频率同所测频率一致,信号单位为dBm,从FPGA中读出解调后此信号对应的Itest,Qtest值,通过下式即可计算出系数k:0030通过计算得出系数k,b的值后,再通过公式(9)即可实时获取信号的功率值。0031与现有技术相比,本发明的有益效果是:本发明中,通过使加速器低电平控制系统和功率检测及驻波比保护系统共用同一块FPGA板卡,可以实现加速器低电平控制及功率监测的一体化系统,可以直接将低电平控制系统DDS输出的。

19、两路正交信号直接送给功率检测模块,进行I,Q解调,且达到能够同时实现低电平控制、功率检测、驻波比保护的功能,在进行低电平控制时无需上、下变频、本振等模拟器件,在宽频范围内进行射频功率检测时不需要使用检波器,检波出在信号中包含各频谱分量的功率值,可以准确检测出加速腔中的功率,从而实现简化了功率检测环节,保证了系统稳定性的同时降低了系统的使用成本,对于信号中夹杂的多频谱分量的功率检测具有优势,具有良好的社会经济效益。附图说明0032图1为本发明中驻波比保护逻辑框图0033图2为发明用于实现加速器低电平控制及功率监测的一体化系统的整体示意图。0034图3为本发明用于实现加速器低电平控制及功率监测的一。

20、体化系统中FPGA数字信号处理算法框图。0035图4为本发明中IIR滤波器的幅频相应曲线示意图。0036图5为本发明实施例1的混频信号功率测量框图。具体实施方式0037下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完说明书3/6 页6CN 116614932 A6整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。0038请参阅图15,基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统,所述的系统包括设置在同一块FPGA板卡上的加。

21、速器低电平控制系统和功率检测及驻波比保护系统,所述的加速器低电平控制系统包括AD采样、直接IQ解调模块、IIR滤波、幅度相位转换模块、PI反馈控制器、数字上变频模块、开关和DAC芯片;所述功率检测及驻波比保护系统包括AD采样、IQ解调模块、IIR滤波、功率计算模块和驻波比保护模块。0039本发明实施例中,所述的基于同FPGA板卡的低电平控制及功率检测及驻波比保护系统用于实现对加速器低电平控制及功率监测的一体化系统,一种加速器低电平控制及功率监测的一体化系统,包括CPCI机箱、FPGA板卡、CompactPCI刀片、定向耦合器、射频传输系统和加速腔,FPGA板卡具备低电平控制、功率检测及驻波比保。

22、护的功能,功率检测时无需用到检波器,即可准确检测出入腔功率,FPGA板卡设置有加速器低电平控制系统、功率检测及驻波比保护系统和DDS模块,CompactPCI刀片通过PCI总线与FPGA板卡进行数据传输,CompactPCI刀片采用linux操作系统,CompactPCI刀片具备EPICS控制和CSS图形化显示界面。0040加速器低电平控制系统送出的数字信号通过DAC转换成模拟信号,再通过滤波放大后将射频信号通过射频传输系统送给加速腔,从加速腔耦合出来的射频信号送给低电平控制系统的AD进行采样,AD采样后的数字信号送给FPGA板卡进行低电平控制。0041加速腔入口处设置有定向耦合器,加速腔入口。

23、处的定向耦合器将耦合出来的正向信号、反向信号分别送给功率检测及驻波比保护系统的AD进行采样,通过FPGA中的数字信号处理算法流程(如图2所示),实时计算出检测到的功率及驻波比保护,进而使检测到的功率等数据通过PCI总线传输到CompactPCI刀片,CompactPCI刀片通过采用的linux操作系统、EPICS控制和CSS图形化显示界面完成对低电平控制及功率检测、驻波比保护一体化系统的监测及控制。0042加速腔输入射频信号源是加速器低电平控制系统,而功率检测及驻波比保护系统与加速器低电平控制系统共用同一块FPGA板卡,功率检测及驻波比保护系统通过与加速器低电平控制系统共用DDS模块来精准解调。

24、出I,Q值,通过I,Q值精准计算出送给加速腔射频信号的功率。0043加速器低电平控制系统包括AD采样、直接IQ解调模块、IIR滤波、幅度相位转换模块、PI反馈控制器、数字上变频模块、开关和DAC芯片,加速器低电平控制系统中,依次通过AD采样、直接IQ解调、IIR滤波、幅度相位转换模块得到加速场的幅度和相位信息,然后经过PI反馈控制器进行闭环控制,通过数字上变频模块输出所需数字信号,输出的数字信号包括有腔肠幅度、相位和频率的信号传送给DAC芯片,DAC芯片输出的信号经滤波放大后通过同轴馈管将高功率信号传送给加速腔,最后信号的幅度、相位、频率等参数均通过CompactPCI刀片中的CSS图形化显示。

25、界面进行显示。0044功率检测及驻波比保护系统包括AD采样、IQ解调模块、IIR滤波、功率计算模块和驻波比保护模块,功率检测及驻波比保护系统中,射频信号依次通过AD采样、IQ解调模块、IIR滤波后经功率计算模块算出功率,然后将算好的正向功率、反向功率送入驻波比保护模说明书4/6 页7CN 116614932 A7块,判断是否进行驻波比保护,发生驻波比保护以后驻波比保护模块输出保护信号送给加速器低电平控制系统,由加速器低电平控制系统中的开关切断射频信号的输出,下一个脉冲恢复,当驻波比保护的次数超过设定值时,将永久的切断低电平射频信号的输出,直到人工手动恢复,驻波比保护逻辑框图如图3所示。0045。

26、射频(RF)信号的IQ解调实质上是将RF信号降频转换到基带,以得到在空间上相互正交并且包含着RF信号幅度和相位信息的I,Q信号,考虑到BNCT低电平控制系统要运行在变频模式下,工作频段181MHz179MHz,如果采用四倍频采样法,则FPGA在每个周期的工作频率都需要随着RF信号的频率进行改变,不利于FPGA的流水线操作,因此本系统中采用欠采样的方式实现频谱的搬移。0046加速器低电平控制系统通过控制DDS模块频率控制,实现射频信号的调频,而功率检测的射频信号正是加速器低电平控制系统输出经放大后的信号,因此两信号的频率是一样的,而功率检测及驻波比保护系统与加速器低电平控制系统共用同一块FPGA。

27、板块,因此将加速器低电平控制系统由DDS模块输出的两路正交信号直接送给功率检测及驻波比保护系统,进行I,Q解调,因此本系统中可以在不用检波器的情况下,解调出系统中任意频率的信号,从而计算出功率值。0047通过DDS模块可以精确输出两路正交信号的特点,对数字下变频后的信号进行解调,信号解调过程如图2所示,基本原理由以下公式表达:0048定向耦合器耦合出的RF信号公式如式1:0049采样方程为如式2所示,其中T为采样时钟的周期,0050CLK t+tT+t2T+t3T+(2)0051用采样时钟fclk采样定向耦合器耦合出的RF信号采样序列数据为:00520053FPGA中DDS输出参考信号为则00。

28、540055滤波器采用IIR滤波器,IIR滤波器的幅频相应曲线如图4所示。0056本系统采用1阶IIR滤波器来提高数据处理速度,FPGA进行数据处理时只需要1个时钟周期即可完成单个数据的计算,从图4的幅频相应曲线可看到,IIR滤波器对于直流以外的信号具有很好的滤波效果,所采用滤波器公式如式6:00570058其中xn为输入的I或Q序列,滤波后得零频分量的I,Q值,说明书5/6 页8CN 116614932 A8005900600061因而测得射频信号的功率0062公式(9)中,b是定向耦合器的耦合度加电缆的衰减量,单位是dB,可以通过网分直接测出该值,公式(9)中的系数k的计算方法为:直接给A。

29、D输入1个小信号Vtest,信号频率同所测频率一致,信号单位为dBm,从FPGA中读出解调后此信号对应的Itest,Qtest值,通过下式即可计算出系数k:00630064通过计算得出系数k,b的值后,再通过公式(9)即可实时获取信号的功率值。0065实施例10066本系统能实时测出信号中不同频率分量的功率值,基本原理同上。0067以两种频率信号的叠加为例,原理框图如图5所示,低电平输出的射频信号是两种频率信号的叠加,包含频率1,2,经定向耦合器耦合到的信号如下:0068VrfA1sin(1t+1)+A2sin(2t+2),在进行功率检测时只需将低电平控制系统中,DDS送给数字上变频的参考信号。

30、均送给功率检测及驻波比保护系统进行解调,解调后的信号经IIR滤波后分别得到零频率的I1,Q1,I2,Q2序列,进而再通过公式:计算出频率为1,2射频信号所对应的功率值。0069尽管参照前述实施例对本发明进行了详细的说明,对于本领域的技术人员来说,其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换,凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。说明书6/6 页9CN 116614932 A9图1图2说明书附图1/3 页10CN 116614932 A10图3图4说明书附图2/3 页11CN 116614932 A11图5说明书附图3/3 页12CN 116614932 A12。

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