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1、10申请公布号CN102340285A43申请公布日20120201CN102340285ACN102340285A21申请号201110068092322申请日2011031812/839,57520100720USH03F3/4520060171申请人台湾积体电路制造股份有限公司地址中国台湾300新竹市新竹科学工业园区力行六路八号72发明人陆崇基廖宏仁李政宏陶昌雄蓝丽娇郑宏正74专利代理机构北京律诚同业知识产权代理有限公司11006代理人陈红郑焱54发明名称用以产生与放大差动信号的电路与方法57摘要本发明公开了一种用以产生与放大差动信号的电路与方法。关于电路的一些实施例包含第一左晶体管，其。
2、具有第一左汲极、第一左闸极和第一左源极；第二左晶体管，其具有第二左汲极、第二左闸极、和第二左源极；第三左晶体管，其具有第三左汲极、第三左闸极和第三左源极；第一右晶体管，其具有第一右汲极、第一右闸极和第一右源极；第二右晶体管，其具有第二右汲极、第二右闸极和第二右源极；第三右晶体管，其具有第三右汲极、第三右闸极和第三右源极；左节点，其是电性耦接第一左汲极、第二左汲极、第二左闸极、第三右闸极和第三左汲极；以及右节点，其是电性耦接第一右汲极、第二右汲极、第二右闸极、第三左闸极和第三右汲极。30优先权数据51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书7页附图2页CN1。
3、02340299A1/2页21一种用以产生与放大差动信号的电路，其特征在于，包含一第一左晶体管，具有一第一左汲极、一第一左闸极和一第一左源极；一第二左晶体管，具有一第二左汲极、一第二左闸极和一第二左源极；一第三左晶体管，具有一第三左汲极、一第三左闸极和一第三左源极；一第一右晶体管，具有一第一右汲极、一第一右闸极和一第一右源极；一第二右晶体管，具有一第二右汲极、一第二右闸极和一第二右源极；一第三右晶体管，具有一第三右汲极、一第三右闸极和一第三左源极；一左节点，电性耦接该第一左汲极、该第二左汲极、该第二左闸极、该第三右闸极和该第三左汲极；以及一右节点，电性耦接该第一右汲极、该第二右汲极、该第二右闸。
4、极、该第三左闸极和该第三右汲极；该第一左源极、该第二左源极、该第三左源极、该第一右源极、该第二右源极和该第三右源极是做为该电路的多个电流通道。2根据权利要求1所述的电路，其特征在于，还包含一记忆胞，其是耦接至该左节点或该右节点，并设置来引起该左节点与该右节点间的一差动信号，其中该记忆胞是设置来从该电路中导入电流，以引起该差动信号；以及一第一电路，电性耦接至该左节点与该右节点，并根据该差动信号而被设置来读取储存于该记忆胞内的数据。3根据权利要求1所述的电路，其特征在于，该左节点与该右节点是设置来接收在该第一节点与该第二节点的一差动信号，该电路放大该差动信号而导致一放大的差动信号于该第一节点与该第。
5、二节点上。4根据权利要求1所述的电路，其特征在于，该第一左源极与该第一右源极的一者或一结合者是电性耦接至一电源节点或一电流源。5根据权利要求1所述的电路，其特征在于，还包含一第四左晶体管，具有一第四左汲极、一第四左闸极、和一第四左源极；以及一第四右晶体管，具有一第四右汲极、一第四右闸极和一第四左源极；其中该第四左汲极与该第四右闸极是电性耦接至该左节点；该第四右汲极与该第四左闸极是电性耦接至该右节点；一第五左晶体管，具有一第五左汲极、一第五左闸极和一第五左源极；以及一第五右晶体管，具有一第五右汲极、一第五右闸极和一第五右源极；其中该第四左源极是电性耦接至该第五左汲极；该第四右源极是电性耦接至该第。
6、五右汲极；以及该第五左源极与该第五右源极的一者或一结合者是耦接至一电源节点或一电流源。6一种用以产生与放大差动信号的电路，其特征在于，包含一第一左晶体管，具有一第一左汲极、一第一左闸极和一第一左源极；一第二左晶体管，具有一第二左汲极、一第二左闸极和一第二左源极；一第一右晶体管，具有一第一右汲极、一第一右闸极和一第一右源极；一第二右晶体管，具有一第二右汲极、一第二右闸极和一第二右源极；一左节点；以及一右节点；权利要求书CN102340285ACN102340299A2/2页3其中该左节点是电性耦接该第一左汲极、该第一左闸极、该第二右闸极和该第二左汲极；该右节点是电性耦接该第一右汲极、该第一右闸极。
7、、该第二左闸极和该第二右汲极；该第一左源极、该第二左源极、该第一右源极和该第二右源极是做为该电路的电流信道；以及当流入该左节点的一左电流与流入该右节点的一右电流不同时，在该左节点的一左电压与在该右节点的一右电压构成了一差动信号。7根据权利要求6所述的电路，其特征在于，该第一左晶体管、该第一右晶体管、该第二左晶体管和该第二右晶体管是N型金氧半场效晶体管。8根据权利要求6所述的电路，其特征在于，还包含一第三左晶体管，具有一第三左汲极、一第三左闸极和一第三左源极；以及一第三右晶体管，具有一第三右汲极、一第三右闸极和一第三右源极；其中该第三左汲极和该第三右闸极是电性耦接至该左节点，而该第三右汲极和该第。
8、三左闸极是电性耦接至该右节点，该第三左源极与该第三右源极的一者或一结合者是电性耦接至一电流源或一第四晶体管的一汲极。9一种用以产生与放大差动信号的方法，其特征在于，包含使用一第一节点做为一差动信号的一第一端子，其中该第一节点电性耦接一第一第一电流分支与一第一第二电流分支，该第一第一电流分支具有一第一第一电流，该第一第二电流分支具有一第一第二电流；使用一第二节点做为该差动信号的一第二端子，其中该第二节点电性耦接一第二第一电流分支与一第二第二电流分支，该第二第一电流分支具有一第二第一电流，该第二第二电流分支具有一第二第二电流；注入一第一电流至该第一节点，并注入一第二电流至该第二节点，其中该第一电流。
9、与该第二电流具有一电流差异；以及为回应该电流差异，使该第一第一电流小于该第二第一电流，并使该第二第一电流与该第一第二电流大于该第二第二电流，借以引起一差动信号，该差动信号具有该第一端子与该第二端子间的一电压差异。10根据权利要求9所述的方法，其特征在于，还包含利用该第一第一电流分支中的一第一第一晶体管，该第一第一晶体管具有一第一第一汲极、一第一第一闸极、和一第一第一源极；利用该第一第二电流分支中的一第一第二晶体管，该第一第二晶体管具有一第一第二汲极、一第一第二闸极、以及一第一第二源极；利用该第二第一电流分支中的一第二第一晶体管，该第二第一晶体管具有一第二第一汲极、一第二第一闸极、以及一第二第一。
10、源极；利用该第二第二电流分支中的一第二第二晶体管，该第二第二晶体管具有一第二第二汲极、一第二第二闸极以及一第二第一源极；电性耦接该第一节点至该第一第一汲极、该第一第一闸极和该第二第二闸极；以及电性耦接该第二节点至该第二第一汲极、该第二第一闸极和该第一第二闸极。权利要求书CN102340285ACN102340299A1/7页4用以产生与放大差动信号的电路与方法技术领域0001本发明是有关于一种电路及其方法，且特别是有关于一种产生及放大差动信号的电路及其方法。背景技术0002单端SINGLEENDED数据感测一般是被使用于存储器阵列中，在此存储器阵列中，记忆胞MEMORYCELL是耦合至电容与位。
11、线。当因读取而引动时，记忆胞需要在特定期间内例如在读取前的评估期间将位线电容放电DISCHARGE。例如在一些方法中，记忆胞需在下一个读取阶段中，将位线放电例如拉低位线的电压位准，使其从操作电压VDD降低至低于变流器INVERTER的跳脱点TRIPPOINT电压。评估期间就是存储器放电所花费的时间。跳脱点电压就是变流器转换状态的电压。在功效上，准确地读取数据是取决于记忆胞的强度，例如电流驱动/拉动PULLING能力。在许多应用中例如在具有数百万记忆胞/位的高密度存储器阵列中，记忆胞固有地是非常小并具有低电流驱动能力例如在20A到30A间的范围中。在一些方法中，当评估期间短和/或者记忆胞的电流微。
12、弱，例如由于微弱的记忆胞，在漏电过程中或当操作电压低时例如最小所需操作电压VCCMIN的应用中，记忆胞不能在评估期间内完全地将位线放电至所需的电压，因而导致不正确的读取数据。发明内容0003本发明的目的是在提供一种电路及其制造方法，借此提供能产生差动信号的记忆胞，以提高电路读取数据的准确性。0004根据本发明的上述目的，提出一种用以产生与放大差动信号的电路，其包含第一左晶体管、第二左晶体管、第三左晶体管、第一右晶体管、第二右晶体管、第三右晶体管、左节点和右节点。第一左晶体管具有一第一左汲极、一第一左闸极和一第一左源极。第二左晶体管具有一第二左汲极、一第二左闸极和一第二左源极。第三左晶体管具有一。
13、第三左汲极、一第三左闸极和一第三左源极。第一右晶体管具有一第一右汲极、一第一右闸极和一第一右源极。第二右晶体管具有一第二右汲极、一第二右闸极和一第二右源极。第三右晶体管具有一第三右汲极、一第三右闸极和一第三左源极。左节点是电性耦接第一左汲极、第二左汲极、第二左闸极、第三右闸极和第三左汲极。右节点是电性耦接第一右汲极、第二右汲极、第二右闸极、第三左闸极和第三右汲极。第一左源极、第二左源极、第三左源极、第一右源极、第二右源极和第三右源极是做为前述的电路的多个电流通道。0005根据本发明的上述目的，提出另一种用以产生与放大差动信号的电路，其包含第一左晶体管、第二左晶体管、第一右晶体管、第二右晶体管、。
14、左节点和右节点。第一左晶体管具有第一左汲极、第一左闸极和第一左源极。第二左晶体管具有第二左汲极、第二左闸极和第二左源极。第一右晶体管具有第一右汲极、第一右闸极和第一右源极。第二右晶体管具有第二右汲极、第二右闸极和第二右源极。左节点是电性耦接第一左汲极、第一左闸极、第说明书CN102340285ACN102340299A2/7页5二右闸极和第二左汲极。右节点是电性耦接第一右汲极、第一右闸极、第二左闸极和第二右汲极。第一左源极、第二左源极、第一右源极和第二右源极是做为前述的电路的电流信道。当流入左节点的一左电流与流入右节点的一右电流不同时，在左节点的一左电压与在右节点的一右电压构成了一差动信号。0。
15、006根据本发明的上述目的，提出一种用以产生与放大差动信号的方法。在此方法中，使用一第一节点做为一差动信号的一第一端子，其中第一节点电性耦接一第一第一电流分支与一第一第二电流分支，第一第一电流分支具有一第一第一电流，第一第二电流分支具有一第一第二电流。接着，使用一第二节点做为差动信号的一第二端子，其中第二节点电性耦接一第二第一电流分支与一第二第二电流分支，第二第一电流分支具有一第二第一电流，第二第二电流分支具有一第二第二电流。然后，注入一第一电流至第一节点，并注入一第二电流至第二节点，其中第一电流与第二电流具有一电流差异。接着，为响应电流差异，使第一第一电流小于第二第一电流，及使第二第一电流与。
16、第一第二电流大于第二第二电流，借以引起一差动信号，差动信号具有第一端子与第二端子间的一电压差异。0007本发明的优点是在于数据的读取不需取决于充电放电的时间，因此当记忆胞非常微小、具有非常低的电流驱动/抽取能力时，仍可在高密度的应用中使用本发明的电路。此外，应用本发明的电路还可进一步放大差动信号至锁存器可适当地读取数据，因而提高电路读取数据的正确性。附图说明0008为了能够对本发明的观点有最佳的理解，请参照上述的说明并配合相应的附图。相关附图内容说明如下。其它特征与优点将将因说明、附图以及后附的保护范围而更明显。0009图1是绘示依照一实施例的电路的示意图；0010图2是依照一些实施例绘示图1。
17、的电路操作的流程图。0011于不同附图中相同的参考符号意是指相同的元件。0012【主要附图标记说明】0013100电路105电路0014107轴IM1电流0015IM2电流IMC电流0016IN1电流IN1051输入端/节点0017IN1052输出端/节点IN2电流0018IP1、IP2、IP3电流IP4、IP5、IP6电流0019LCH锁存器M1晶体管0020M2晶体管MC记忆胞0021N1晶体管N2晶体管0022P1、P2、P3晶体管P4、P5、P6晶体管0023P156节点P465节点0024QOUT输出端/节点/路线WL字符线0025205决定差动信号INL0026210形成电路105。
18、说明书CN102340285ACN102340299A3/7页60027215形成具有耦接至电路105的记忆胞MC的电路1000028220启动导入电流IMC的记忆胞MC0029225提供电流至电流分支0030230电路105基于电流分支的电流差异来产生预设的差动信号0031235锁存器LCH基于所产生的差动信号来产生数据于节点QOUT上具体实施方式0032现在以特定语言揭示绘示于附图中的实施例或例子。，然而，应了解的是，此些实施例与例子仅并非意图限制本发明。在所揭露的实施例中任何的取代或修改，以及任何在文件中所揭露的构件的任何进一步的应用，对于此技术领域所熟悉技艺者来说，应是可正常推测到的。。
19、可重复使用参考符号于实施例中，然而，即使使用相同参考符号，其并不需要一实施例的特征皆适用于其它实施例。0033一些实施例可具有以下特征和/或优点的一或一结合者。关于存储器阵列的一些实施例较快地感应数据，并与胞电流无关，特别是当电流被限制时，例如在漏电过程中，由于微弱的位或是在低电压例如VCCMIN操作中。一些实施例可被使用于短评估期间中，其中微弱装置产生低电流位准，以将负载电容放电，和/或与可调整延迟电路结合，以与字符线时窗TIMEWINDOW同步。一些实施例可使用短的恢复时间。一些实施例可应用于低功率例如超低能源ULTRALOWPOWER；ULP环境，和/或具有高密度阵列例如具有耦合多个小记。
20、忆胞的长位线的阵列。一些实施例可应用于当记忆胞位微弱时例如拉出少量电流的记忆胞。一些实施例可与只读存储器ROMS、一端口ONEPORT/两端口寄存器档案1PRF；2PRF等中的低操作电压例如低VCCMIN一起应用。0034例示电路0035图1是绘示根据本发明一些实施例的电路100的示意图。记忆胞MC储存数据。字符线WL开启/关闭记忆胞MC。当记忆胞MC被关闭时，亦即电路105不受外部电路/电流所影响。节点INL1与INL2的电压位准是实质相等的例如相等。在一些实施例中，当记忆胞MC被开启的，例如为要读取数据，记忆胞MC里中的一读取晶体管例如下拉PULLDOWN晶体管是被开启并导入一些电流，在电。
21、路105中的电流IP1的一部分流入至记忆胞MC中成为电流IMC。结果是，电流105是不平衡的，而在节点INL1与INL2之间产生一差动信号例如信号INL12，其未标示。记忆胞MC是被绘示耦接至电路105的输入端INL051以举例说明，而记忆胞MC亦可耦接至输入端INL052。在一些实施例中，当输入端例如输入端INL052未连接至记忆胞MC时，此输入端是连接至参考电压、参考电路、停用状态的记忆胞等。0036递归放大电路105是与记忆胞MC一起使用来读取储存于记忆胞MC中的数据，其不受记忆胞MC的电流强度所影响。当存取记忆胞MC时，例如读取，电流IP1的一部分即电流IMC流入至记忆胞MC中，其造成。
22、节点INL1与INL2之间的差动信号INL12。当一产生差动信号即有节点INL1与INL2间的电压差异时，电路105立即根据哪个锁存器LCH产生数据于路线QOUT上来递归地放大电压差异，路线QOUT是对应至欲读取的储存于记忆胞MC中的数据。0037锁存器LCH根据节点INL1与INL2间的电压差异，来产生欲读取的信号于路线说明书CN102340285ACN102340299A4/7页7QOUT上。在一些实施例中，节点INL1与INL2间的电压差异越大，锁存器LCH越容易感测到例如读取数据。在一些实施例中，当节点INL1的电压位准高于节点INL2的电压位准时，锁存器LCH产生一逻辑1例如高逻辑位。
23、准于路线QOUT上；而当节点INL1的电压位准低于节点INL2的电压位准时，锁存器LCH产生一逻辑0例如低逻辑位准于路线QOUT上。然而，本发明的实施例并未受限于锁存器LCH所产生的任何特定的数据组。举例来说，若锁存器LCH于节点INL1的电压位准高于节点INL2的电压位准时产生一低逻辑位准，而于节点INL1的电压位准低于节点INL2的电压位准时产生一高逻辑位准等，这些实施例亦同等有用。此外，根据由节点INL1与INL2之间的电压差异，此些实施例并未受限于基于哪个锁存器LCH产生信号QOUT的任何特定方法或机制，锁存器LCH产生信号QOUT是基于节点INL1与INL2间的电压差异。各种产生信号。
24、QOUT的电路都落于此些实施例的范围内。0038晶体管P1、P2、P3和P4是做为提供电源功率例如电流IP1、IP2、IP3和IP4至电路105的电源开辟。功率信号控制例如开启/关闭晶体管P1、P2、P3和P4。在一些实施例中，功率信号是与字符线例如信号WL例如通过可调式延迟电路同步，以致于当信号WL被启动时例如驱动至高位准，其开启记忆胞MC，亦启动功率信号例如被驱动至低位准，以开启晶体管P1、P2、P3和P4。当功率信号被驱动至高位准时，晶体管P1、P2、P3和P4是关闭的，但当功率信号被驱动至低位准时，晶体管P1、P2、P3和P4是开启的，而电流IP1、IP2、IP3以及IP4流动。晶体管。
25、P5和P6称之为电压或功率踢动KICK晶体管。此是因为在一实施例中，在差动信号放大期间的某些点上，一晶体管例如晶体管P5是关闭的，而另一晶体管例如晶体管P6是开启的，其最大化差动信号INL12的放大。晶体管P1、P2、P3和P4是被绘示以举例说明，其它提供功率/电流的电路，包含例如电流源，亦落在本发明实施例的范围中。此外，取代提供至每个晶体管P1、P2、P3和P4的操作电压，并提供对应电流的电流源，都落于本发明实施例的范围。0039电路105是对称于轴107。也就是说，在轴107左边的晶体管是配置来与轴107右边的晶体管相称例如具相同尺寸、相同电流驱动能力等。举例来说，晶体管P1是配置来与晶体。
26、管P4相称，晶体管P2是配置来与晶体管P3相称，晶体管P5是配置来与晶体管P6相称，晶体管N1是配置来与晶体管N2相称，晶体管M1的配置是配置来与晶体管M2相称等。由于对称结构，当电路105不受外部电路例如记忆胞MC、电流和/或电压所影响时，由位于轴107左边上的晶体管所产生的电流实质上是与位于轴右边上的晶体管所产生的电流相同。为简易说明，于本中所使用的用语相同是指实质上相同。因此，在图1中，电流IP1、IP2、IP3、IP4、IP5和IP6是由各自的晶体管IP1、IP2、IP3、IP4、IP5和IP6的源极流到汲极。类似地，电流IN1、IN2、IM1和IM2分别由各自的晶体管N1、N2、M1。
27、和M2的汲极流到源极。0040节点P156是耦接晶体管P1和P5的汲极、晶体管P6的闸极、晶体管M1的汲极与闸极、及晶体管N2的闸极。类似地，节点P465是耦接晶体管P4和P6的汲极、晶体管P5的闸极、晶体管M2的汲极与闸极、及晶体管N1的闸极。0041递归放大说明书CN102340285ACN102340299A5/7页80042为举例说明，启动信号WL例如被驱动至高位准，其开启记忆胞MC。在大约同时，亦通过例如与信号电路同步的可调式延迟电路未绘示来启动功率信号例如被驱动至低位准，其开启晶体管P1、P2、P3和P4。0043在轴107的左侧上，因为晶体管P1是开启的，电流IP1会流过，且因为。
28、记忆胞MC是开启的，记忆胞MC例如经由下拉元件导入电流IMC。结果是，电流IP1被分成电流IMC、IM1和IN1或为上述电流的总和亦即IP1IMCIM1IN1。在轴107右侧上，由于晶体管P4是开启的，电流IP4合流过，其被分成电流IM2和IN2或为上述电流的总和亦即IP4IM2IN2。电流IM1IN1及电流IM2IN2是分别流进晶体管M1与N1以及M2与N2的净电流。由于IP1IP4；IM1IN1IP1IMC；及IM2IN2IP4，因此IM1IN1是低于IM2IN2，其导致节点P156或节点INL1上的电压低于节点P465或节点INL2上的电压。换言之，产生了节点INL1与INL2间的差异电。
29、压INL12，其中节点INL1的电压小于节点INL2的电压。0044因为节点P156的电压与晶体管N2的闸极电压例如电压VGM；未标示相同，其是低于节点P456的电压，而节点P456的电压是与晶体管N1的闸极电压例如电压VGM1；未标示相同，故晶体管N2比晶体管N1弱。因此，电流IN2小于电流IN1。因为电流IN2小于电流IN1，所以电流IM2大于电流IM1。因此，晶体管M2比晶体管M1强，其使晶体管N1成为较强。因为晶体管N1争取提供给具有晶体管M1的节点P156的电流，故当晶体管N1变得较强时，晶体管M1变得较弱。又，当晶体管N1变得较强时，晶体管N1更拉下节点P156或节点INL1上的电。
30、压位准，而进一步增加节点INL1与INL2间的电压差异。0045因为晶体管N1比晶体管N2强，晶体管N1拉动位于其汲极例如节点INL1的电压至其源极例如接地，强于晶体管N2拉动位于其汲极例如节点INL2的电压至其源极例如接地。因此，在节点INL2上的电压位准进一步更高于在节点INL1上的电压位准。换言之，进一步地放大例如递归放大差动信号INL12或节点IN1与IN2间的电压差异。0046电压踢动机制0047晶体管P5与P6被称为电压踢动晶体管，此是因为在一适合时间，晶体管例如晶体管P5是关闭的，而另一晶体管例如晶体管P6是开启的，其最大化信号INL12的放大例如最大化节点INL1与INL2间的。
31、电压差异。在一些实施例中，当信号电源被驱动至低位准时，晶体管P5与P6两者起初都是开启的。在这段时间内，晶体管P5跟P6分别提供电流IP5与IP6给相对应的节点P156与P456。0048此外，在上述的例子中，其中记忆胞MC是耦接至电路105的输入端INL051，因为节点INL1或节点P156上的电压位准被进一步再还进一步递归地驱动至低于节点INL2或节点P465上的电压位准，因此节点P156的电压位准持续保持晶体管P6为开启，此是由于晶体管P6，一种P型金氧半场效晶体管，是被施加在其闸极的低电压所开启。相对地，在节点P465上的电压保持不断上升，最终高到足以关闭晶体管P5的临界点，此是由于晶。
32、体管P5，一种P型金氧半场效晶体管，被施加于其闸极的高电压所关闭。当位于晶体管P6例如节点P156的闸极上的电压持续减少例如越来越低，电流IP6持续上升。另一方面，当位于晶体管P5例如节点P465的闸极上的电压持续不断上升例如越来越高时，电流IP5持续不断减少，造成电流IM2IN2进一步地大于电流IM1IN1。结果是，说明书CN102340285ACN102340299A6/7页9节点INL1与INL2间的电压差异与上述实施例一致地被进一步放大到，直到晶体管P5关闭为止。晶体管P5与P6是被绘示以举例说明，其它可增加电流IM2IN2与电流IM1IN1间的差异的机制都落于本发明的范围中。0049。
33、在一些实施例中，根据电流IMC、IP1、IP2、IP3、IP4、IP5、IP6、IN1、IN2、IM1和IM2来算出预定的信号INL12，其中根据对应晶体管的尺寸算出每一种电流。也就是说，借由调整晶体管P1、P2、P3、P4、P5、P6、N1、N2、M1和M2的一者或一结合者的尺寸，来计算出预定的差动信号INL12例如节点INL1与INL2间的电压差异。因为在晶体管P1、P2、P3和P4上的闸极的功率信号的电压位准亦影响电流IP1、IP2、IP3和IP4的量/流动，在一些实施例中，功率信号亦可用于计算或产生差动信号INL12，以对应至预定信号INL12。0050如图1所示的与记忆胞MC一起使用。
34、的电路105是用以举例说明，而所揭露的实施例并未受限于此种使用。电路105可被使用于各种其它的应用中，此些应用包含例如在需要一个差动信号之处，在一个导入或流出电流的电路中，电压位准例如数字电压位准是根据此电流而被转换等。0051因为在一些实施例中的电路105并不取决于记忆胞MC的电流强度，这些实施例比其它方法有利。当一有引起电路105中不平衡的一些电路、电流和/或电压时，例如记忆胞拉动电流IMC，差动信号由节点INL051和INL052拉动电流或注入电流至节点INL051和INL052中等，电路105立即自动产生并递归地放大差动信号INL12。此外，不像其它方法，电路105不须等待所需放电的全。
35、部评估完成。例如当一产生电路105中的差动信号INL12时，可立即关闭记忆胞MC。电路105持续放大差动信号INL12，以使锁存器LCH适当地读取数据。因此，电路105可被使用于高密度应用中，其中记忆胞MC非常微小并具有非常低的电流驱动/拉动能力。因为电路105并不像其它方法需取决于放电时间，电路105亦不取决于对应的充电时间。0052例示方法0053图2是绘示依照一些实施例的有关制作电路100的方法的流程图。0054在步骤205中，决定差动信号INL12节点INL1与INL2间的电压差异。在一些实施例中，差动信号的所需的电压差异是取决于锁存器电路LCH的感测能力。为举例说明，在节点INL1上。
36、的电压位准低于在节点INL2上的电压位准。0055在步骤210中，形成电路105，其具有第一电流分支、第二电流分支、第三电流分支、以及第四电流分支。第一电流分支具有电流IM1；第二电流分支具有电流IN1；第三电流分支具有电流IM2；及第四电流分支具有电流IN2。0056在步骤215中，形成电路100，其中记忆胞MC是耦接至电路105的输入端INL011。0057在步骤220中，启动位线WL以开启记忆胞MC，而记忆胞MC导入电流IMC。因为记忆胞MC导入电流IMC，总电流IM1IN1低于总电流IM2IM1。0058在步骤225中，借由将功率信号与位线WL同步化来提供电流至电流分支，以开启晶体管P。
37、1、P2、P3和P4。0059在步骤230中，由于电流IM1IN1与IM2IN2间的电流差异，电路105产生并放大差动信号INL12，其中电流IM1小于电流IM2，而电流IN1大于电流IN2。0060在步骤235中，基于差动信号INL12，锁存器LCH产生数据于节点QOUT上，节点QOUT反映储存于记忆胞MC的数据。说明书CN102340285ACN102340299A7/7页100061在上述例子中，由于记忆胞MC是耦接至输入端INL051，因此节点INL1的电压位准低于节点INL2的电压位准。然而，若记忆胞MC是耦接至节点INL052，节点INL1的电压位准高于节点INL2的电压位准，或者。
38、锁存器LCH会产生具相反逻辑的输出QOUT。此外，记忆胞MC是用以导入引起电路105中不平衡例如电流差异的电流IMC，以产生差动信号INL12。引起电路105中不平衡的其它电路/信号例如节点INL051与INL052的差动信号，可被同等地用来产生差动信号INL12，根据差动信号INL12，电路105进一步地放大差动信号INL12。0062以上已揭示了一些实施例。然而，应了解的是在不脱离本发明实施例的精神及范围内，当可做各种不同的修改。例如，显示为特定掺杂型式例如N型金氧半场效硅NMOS或P型金氧半场效硅PMOS的各种晶体管是用以举例说明，本发明的实施例并不受限于特定型式，但对晶体管选择的掺杂型。
39、式是设计选择，且落于实施例的范围。在上述描述中各种信号的逻辑位准例如低或高亦是为举例说明的目的，当启动和/或停用信号时，实施例并不受限于特定位准，但当然，选择此种位准是一种设计选择的事情。0063上述方法实施例说明了例示性的步骤，但并不需以所示的顺序进行。根据所发明实施例的精神与范畴，步骤可被适当地加入、取代、改变顺序和/或排除步骤。0064本文件的每一权利要求构成了一个分开的实施例，结合不同权利要求和/或不同实施例的实施例是在本发明的范围内并对于熟习此技艺者在阅读过本发明后是明显的。说明书CN102340285ACN102340299A1/2页11图1说明书附图CN102340285ACN102340299A2/2页12图2说明书附图CN102340285A。