使用延迟电路的无时钟串行化 【技术领域】
本发明涉及数据的串行化， 尤其涉及不使用时钟的串行化。背景技术 在许多应用中， 通过可并行获得的字节的比特而产生计算机数据 ( 在本文中字节 是指两个或更多个比特的组 )。 然后接下来的字节按时间顺序跟随。 这可以称为比特并行， 字节串行。然而， 在许多应用中， 传送并行比特的并行线的线缆在物理上是不方便的， 对噪 声尤其敏感， 并且并行发送比特可能更耗电。在这些应用中， 所述比特可以被一次发送一 个。
已知的串行器使用与数据比特同步的时钟， 因此解串器 / 接收器可以可靠地 “时 钟输入” ( 接收 ) 数据比特。该时钟必须是可靠的并且通常由 PLL( 锁相环 ) 产生。也可以 采用其它时钟电路， 例如， 可以将反相器排成一圈， 使得正反馈振荡。 在每种情况中， 这些时 钟都需要时间以变得可用。PLL 的时钟可以用几微秒来 “锁定” ， 而其它时钟可以用几百纳
秒来稳定。
在现有技术中， 可以利用不在发送任何东西的周期时间来以一次一个、 两个或几 个字节的脉冲发送数据比特。 在这种情况下， 如果停止时钟以节省功率， 则必须为每个脉冲 重复锁定或稳定时间。这种现有技术系统受到时间和 / 或功率消耗的限制。
一个代表性的现有技术的例子是在美国加州欧文 Broadcom 公司拥有的 6614371 号美国专利中披露的。 该专利公开了具有用于使数据串行化的选择和延迟逻辑的两路径数 据存储配置。然而该电路使用时钟。
本发明通过消除时钟来解决现有技术的局限性。因此， 本发明在提供用于可靠接 收的定时信号同时不会招致时间或功率消耗的后果。 发明内容
本发明提供一种串行器， 该串行器按时间顺序与对应的定时信号同时输出数据比 特， 该定时信号为解串器 / 接收器可靠地标识数据比特。选通信号启动串行并且每个位与 其对应的定时信号同时输出。在前一个位延迟之后， 输出下一个位及其定时信号。重复该 操作， 直到字节中的所有位都被串行输出。当准备好串行输出下一个字节时， 重复该序列。 在一个实施例中， 不需要启动时间， 并且当没有输出时使用非常少的功率。
本领域的技术人员将会意识到， 尽管以下详细说明是结合说明性实施例、 附图以 及使用方法给出的， 但是本发明不意图局限于这些实施例和使用方法。 相反， 本发明覆盖宽 的范围并且意图只由所附权利要求给出的范围限定。 附图说明
下面对本发明的描述参考附图， 其中 ： 图 1A 和图 1B 是本发明实施例的部分示意性 / 时序图 ；图 2 和图 3 是本发明实施例的局部简图 ； 图 4 是示出数据和对应定时信号的时序图 ； 以及 图 5 是两个说明性通过门的简图。具体实施方式
图 1A 示出用于说明本发明的串行器的顺序定时和控制电路。假定寄存器 F1、 F2 至 Fn 都被复位并且信号 A、 B 至 n 都是低电平的。由于 D 输入绑定到正逻辑电平 16， 所以 选通信号 STR 的上升沿、 D 型寄存器组 F1。信号 A+ 升高 10 并且 A- 降低。信号 A+ 连接到 延迟电路 12， 延迟电路 12 将升高信号延迟之后 ( 延迟 1) 提供给与非门 14 的输入。在延迟 1 时间之后， 与非门输出 18 降低以复位 F1。信号 A+ 降低 19 以驱动复位信号 18 升高， 随后 的 STR 信号可以设置 F1。使能信号是控制信号， 其在串行化期间是高的。
在本文中将 F1 和复位 F1 的反馈延迟 12 的组合定义为一个 “单触发 (one shot)” 的例子。在现有技术中有许多单触发电路， 并且本领域的技术人员可以在本发明的背景下 有利地使用这种电路。图 1 中的单触发是说明性的。
F1 的复位侧 A- 连接到 F2 的选通信号输入 21。F2 的 D 输入是高的， 所以 A- 的上 升沿 ( 当 F1 被复位时 ) 设置 F2。F2 的输出 B+ 升高并驱动延迟 2 电路， 延迟 2 电路在延迟 2 时间之后复位 F2， 以将 B+ 驱动为低 21。B- 信号驱动下一个寄存器 ( 未示出 ) 的门并且 该序列继续通过该链中的所有单触发。在本实施例中， 最后的寄存器是 Fn。Fn 由前一个寄 存器的上升复位输出来设置， 然后在延迟， 延迟 n， 之后被复位。 该时序图示出在延迟期间每 个寄存器被依次设置的顺序。当 Fn 复位后， 所有的位都已经被串行化并且以下面更详细描 述的对应定时信号传送。
图 1A 中寄存器输出被说明性地示出为形成使能信号 enD1-enDn25。在图 2 和图 3 中这些使能信号被示出为启动通过门 20 和 30( 图 2 和图 3) 从而以定时信号 23 的顺序输 出数据比特 21。enD1-enDn 信号的顺序操作将数据比特 D1-Dn 顺序地串行放在位置 22 上， 同时在位置 32 产生定时信号 ( 图 3)。该定时信号与数据比特一起传播并且可以由解串器 / 接收器使用以可靠地接收数据比特。
交叉耦合的反相器 24、 26 和 34、 36 形成锁存器以在数据比特和定时信号到达时分 别保持它们。锁存器 26 和 36 被设计成使得位置 22 上的数据信号和 32 处的定时信号克制 (overcome) 反相器 26 和 36 的驱动。反相器 28 和 38 驱动例如连接到解串器 / 接收器的线 缆。
图 3 的电路直观上与图 2 的电路相同。然而， 在图 3 中， 对通过门 30 的输入以交 替的顺序为逻辑高和逻辑低。该通过门被用于图 2 的数据比特通过门的相同 enD 信号启 动。交替的高和低在位置 32 产生方波， 该方波的沿出现的时间与数据比特放在图 2 的位置 22 上的时间事实上相同。
图 4 是示出数据比特 D1-Dn 和定时信号 T1-Tn 的说明性时序图。定时信号 T1 的 前沿 40 放在串行定时信号输出线上的时间与 D1 放在串行数据输出线上的时间相同。类似 地， T2 的前沿 42 与比特 D2 同时出现， Tn 的前沿 44 与 Dn 也是同时出现。
在图 4 的时序图中， 假定利用图 1 的电路， 必须注意传送的最后一位。由于在该说 明性设计中， 解串器 / 接收器等待上升定时信号沿来指示另一个字节的第一位， 所以串行数据 ( 图 2) 可以保持为逻辑高或逻辑低。然而， 串行定时信号输出的状态必须保持在低电 平。如果位的数量是偶数， 则定时信号将自然保持为低， 但如果位的数量是奇数， 则最后的 定时信号沿将从低变成高， 并且锁存器 34、 36 将其保持在高。它必须返回到低以为下一个 字节的第一位做好准备。 在此情况下， 可以使用外部信号 ( 未示出 ) 以将位置 32 驱动为低， 或者可以使用附加的单触发来将定时信号驱动为低。 接收器必须知道最后的定时信号转换 不代表另一个数据比特。
图 5 是可以用作通过门的 N 型增强 MOSFET 的简图。通过门是本领域中公知的， 并 且作为选择可以使用 P 型 MOSFETS 及组合。在一些应用中， 可以使用双极和混合型晶体管。 通过门的启动随门的类型而变化， 并且这也是本领域中公知的。
可以使用的另一种通过门是输出可连接在一起的简单的 “与” 门。典型地， 这种门 使用电阻器升压 (pull up)R1， 其允许其它输出连接在一起。 在该设计中， 必须配置好 R1 和 锁存器 24、 26 和 34、 36 的相互作用以确保正确的操作。
回到图 1， 寄存器 F1-Fn 的复位被示出为使用寄存器的设定的输出 (A)， 但是也可 以使用复位输出 (A-)， 并且设计者可以选自其它类型的逻辑门代替与非门。
在图 1 中， 延迟电路， 延迟 1- 延迟 n， 说明性地是电流不饱和型门或反相器的链路。 电流不饱和型反相器可被视为展示给定的增益 / 带宽产品的电路。在这种设计中， 为了减 小电流驱动该增益被推高， 导致低带宽电路响应。结果是该电路很慢。本领域的设计人员 可以利用这种电路设计适当定义的延迟。本领域的技术人员也可以使用其它延迟类型， 例 如可以配置具有电容、 计数器、 移位寄存器的电路来产生延迟。 本设计的人为结果是每个顺序位的延迟相互独立， 并且这些延迟可以是不同的 值。可以在一些应用中有利地使用这种为各个位提供不同定时的灵活性。
应该理解， 上述实施例在文中是作为例子给出的， 并且可以对它们进行各种修改 和替换。因此， 本发明应该广泛地视为仅由所附权利要求中给出的范围来限定。