接口控制电路.pdf

一种接口控制电路，包括物理层接收器、通道接收器、桥接电路、传送器指令编码器、通道传送器以及物理层传送器。物理层接收器接收串行数据，并将串行数据转换为并行数据，且依据串行数据而决定以高速传输模式或低功率传输模式传送并行数据。通道接收器接收并解码并行数据。桥接电路输出解码后的并行数据。若串行数据包括读取指令，传送器指令编码器用以编码并行数据。通道传送器从桥接电路接收目标并行数据，并依据编码后的并行数据以低功率传输模式传送目标并行数据。物理层传送器将目标并行数据转换为目标串行数据并输出目标串行数据。

1.  一种接口控制电路，其特征在于，包括：
一物理层接收器，用以接收一串行数据，并将所述串行数据转换为一并行数据，且依据所述串行数据而决定以一高速传输模式或一低功率传输模式传送所述并行数据；
一通道接收器，用以接收并解码所述并行数据；
一桥接电路，用以输出解码后的所述并行数据；
一传送器指令编码器，若所述串行数据包括一读取指令，所述传送器指令编码器用以编码所述并行数据；
一通道传送器，用以从所述桥接电路接收一目标并行数据，并依据编码后的所述并行数据以所述低功率传输模式传送所述目标并行数据；以及
一物理层传送器，用以将所述目标并行数据转换为一目标串行数据并输出所述目标串行数据。

2.  如权利要求1所述的接口控制电路，其特征在于，还包括：
一接收器输入/输出控制单元，耦接至所述物理层接收器，用以控制所述物理层接收器接收所述串行数据；
一传送器输入/输出控制单元，耦接至所述物理层传送器，用以控制所述物理层传送器输出所述目标串行数据。

3.  如权利要求1所述的接口控制电路，其特征在于，在所述高速传输模式时，所述物理层接收器是以一低压差分信号的格式传送所述并行数据至所述通道接收器。

4.  如权利要求1所述的接口控制电路，其特征在于，在所述低功率传输模式时，所述物理层接收器是以一晶体管晶体管逻辑信号的格式传送所述并行数据至所述通道接收器。

5.  如权利要求1所述的接口控制电路，其特征在于，在所述低功率传输模式时，所述通道传送器是以一晶体管晶体管逻辑信号的格式传送所述目标并行数据至所述物理层传送器。

6.  如权利要求1所述的接口控制电路，其特征在于，所述物理层接收器包括一第一时钟控制电路，所述第一时钟控制电路包括：
一第一切换装置，所述第一切换装置的输出端输出一工作时钟信号，所述第一切换装置的第一输入端接收一数据时钟信号，所述第一切换装置的第二输入端接收一全体时钟信号；
一第二切换装置，所述第二切换装置的输出端输出所述全体时钟信号，所述第二切换装置的第一输入端接收一参考时钟信号，所述第二切换装置的第二输入端接收一低电平电压；以及
一第三切换装置，所述第三切换装置的输出端输出所述参考时钟信号，所述第三切换装置的第一输入端接收一高速时钟信号，所述第三切换装置的第二输入端接收一内部振荡时钟信号。

7.  如权利要求6所述的接口控制电路，其特征在于，所述第二切换装置还输出所述全体时钟信号至所述通道接收器、所述通道传送器及所述物理层传送器。

8.  如权利要求6所述的接口控制电路，其特征在于，所述第一切换装置输出所述数据时钟信号为所述工作时钟信号，所述物理层接收器依据所述工作时钟信号而决定以所述高速传输模式或所述低功率传输模式传送所述并行数据。

9.  如权利要求8所述的接口控制电路，其特征在于，若所述物理层接收器决定以所述低功率传输模式传送所述并行数据，所述第一切换装置输出所述数据时钟信号为所述工作时钟信号，所述物理层接收器依据所述工作时钟信号以所述低功率传输模式传送所述并行数据。

10.  如权利要求8所述的接口控制电路，其特征在于，若所述物理层接收器决定以所述高速传输模式传送所述并行数据，所述第三切换装置输出所述高速时钟信号为所述参考时钟信号，所述第二切换装置输出所述参考时钟信号为所述全体时钟信号，所述第一切换装置输出所述全体时钟信号为所述工作时钟信号，所述物理层接收器依据所述工作时钟信号以所述高速传输模式传送所述并行数据。

11.  如权利要求8所述的接口控制电路，其特征在于，若所述串行数据包括所述读取指令，所述第三切换装置输出所述内部振荡时钟信号为所述参考时钟信号，所述第二切换装置输出所述参考时钟信号为所述全体时钟信号，所述通道传送器依据所述全体时钟信号以所述低功率传输模式传送所述目标并行数据至所述物理层传送器。

12.  如权利要求6所述的接口控制电路，其特征在于，所述第一时钟控制电路还包括：
一第一延迟正反器，所述第一延迟正反器的输出端耦接至所述第一切换装置的控制端，所述第一延迟正反器的控制端耦接至所述第一切换装置的输出端；
一第二延迟正反器，所述第二延迟正反器的输出端耦接至所述第二切换装置的控制端，所述第二延迟正反器的控制端耦接至所述第二切换装置的输出端；以及
一第三延迟正反器，所述第三延迟正反器的输出端耦接至所述第三切换装置的控制端，所述第三延迟正反器的控制端耦接至所述第三切换装置的输出端。

13.  如权利要求12所述的接口控制电路，其特征在于，所述第一时钟控制电路还包括：
一第四切换装置，所述第四切换装置的第一输入端接收所述全体时钟信号，所述第四切换装置的第二输入端接收一非同步时钟信号，所述第四切换装置的控制端接收一时钟设定信号；
一第一放大器，所述第一放大器的输入端耦接至所述第四切换装置的输出端，所述第一放大器的输出端输出所述数据时钟信号至所述第一切换装置的第一输入端；以及
一第一与门，所述第一与门的第一输入端耦接至所述第一延迟正反器的输出端，所述第一与门的第二输入端接收所述时钟设定信号，所述第一与门的输出端耦接至所述第一切换装置的控制端。

14.  如权利要求13所述的接口控制电路，其特征在于，当所述时钟设定信号为一高电平电压时，所述第四切换装置输出所述非同步时钟信号至所述第一放大器，所述第一放大器放大所述非同步时钟信号为所述数据时钟信号，所述第一切换装置输出所述数据时钟信号为所述工作时钟信号。

15.  如权利要求13所述的接口控制电路，其特征在于，当所述时钟设定信号为所述低电平电压时，所述第一切换装置输出所述全体时钟信号为所述工作时钟信号。

16.  如权利要求12所述的接口控制电路，其特征在于，所述第一时钟控制电路还包括：
一第二与门，所述第二与门的第一输入端耦接至所述第三延迟正反器的输出端，所述第二与门的第二输入端接收所述时钟设定信号，所述第二与门的输出端耦接至所述第三切换装置的控制端。

17.  如权利要求16所述的接口控制电路，其特征在于，当所述时钟设定信号为一高电平电压时，所述第三切换装置输出所述内部振荡时钟信号为所述参考时钟信号，当所述时钟设定信号为所述低电平电压时，所述第三切换装置输出所述高速时钟信号为所述参考时钟信号。

18.  如权利要求1所述的接口控制电路，其特征在于，所述通道接收器包括一第二时钟控制电路，所述第二时钟控制电路包括：
一第五切换装置，所述第五切换装置的第一输入端接收一外部时钟信号，所述第五切换装置的第二输入端接收一全体时钟信号，所述第五切换装置的控制端接收一时钟设定信号；以及
一第二放大器，所述第二放大器的输入端耦接至所述第五切换装置的输出端，所述第二放大器的输出端输出一数据低速时钟信号。

19.  如权利要求18所述的接口控制电路，其特征在于，当所述时钟设定信号为一高电平电压时，所述第五切换装置输出所述外部时钟信号，当所述时钟设定信号为一低电平电压时，所述第五切换装置输出所述全体时钟信号。

20.  如权利要求19所述的接口控制电路，其特征在于，所述第五切换装置输出所述外部时钟信号，所述第二放大器输出所述数据低速时钟信号，所述通道接收器依据所述数据低速时钟信号以所述低功率模式传送所述并行数据。

接口控制电路
技术领域
本发明是有关于一种接口控制电路，且特别是有关于一种低功率消耗及低电路复杂度的接口控制电路。
背景技术
传统的可携式产品通常是采用并行传输接口。然而，并行传输容易导致电磁干扰或是串音干扰(cross talk)，因此并行传输所使用的线材不能太长，且其数据传输速度有所限制而不能太高。此外，并行传输接口具有复杂的外部电路元件，使得整体电路复杂度过高。而若是改用串行传输接口，虽然会具有较佳的抗噪声干扰能力，但却会使得整体系统的功率消耗过高。
发明内容
本发明是有关于一种接口控制电路，可在高速传输模式及低功率传输模式中切换以降低功率消耗，并利用时钟控制电路将同步电路与非同步电路做有效地结合，以降低电路复杂度。
根据本发明的第一方面，提出一种接口控制电路，包括一物理层接收器、一通道接收器、一桥接电路、一传送器指令编码器、一通道传送器以及一物理层传送器。物理层接收器用以接收一串行数据，并将串行数据转换为一并行数据，且依据串行数据而决定以一高速传输模式或一低功率传输模式传送并行数据。通道接收器用以接收并解码并行数据。桥接电路用以输出解码后的并行数据。若串行数据包括一读取指令，传送器指令编码器用以编码并行数据。通道传送器用以从桥接电路接收一目标并行数据，并依据编码后的并行数据以低功率传输模式传送目标并行数据。物理层传送器用以将目标并行数据转换为一目标串行数据并输出目标串行数据。
为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合所附图式，做详细说明如下。
附图说明
图1绘示依照本发明较佳实施例的接口控制电路的方框图。
图2绘示依照本发明较佳实施例的接口控制电路的控制协定波形图。
图3绘示依照本发明较佳实施例的第一时钟控制电路的电路图。
图4绘示依照本发明较佳实施例的第二时钟控制电路的电路图。
主要元件符号说明：
100：接口控制电路
110：物理层接收器
120：通道接收器
130：桥接电路
140：传送器指令编码器
150：通道传送器
160：物理层传送器
170：接收器输入/输出控制单元
180：传送器输入/输出控制单元
202：序列
300：第一时钟控制电路
302：第一切换装置
304：第二切换装置
306：第三切换装置
308：第一延迟正反器
310：第二延迟正反器
312：第三延迟正反器
314：第四切换装置
316.第一放大器
318：第一与门
320：第二与门
400：第二时钟控制电路
402：第五切换装置
404：第二放大器
具体实施方式
本发明提出一种接口控制电路，可采用串行传输以取代传统的并行传输，且可在高速传输模式及低功率传输模式中切换以降低功率消耗，并利用时钟控制电路将同步电路与非同步电路做有效地结合，以降低电路复杂度。
请参照图1，其绘示依照本发明较佳实施例的接口控制电路的方框图。接口控制电路100包括一物理层(physical layer)接收器110、一通道(lane)接收器120、一桥接(bridge)电路130、一传送器指令编码器(command encoder)140、一通道传送器150、一物理层传送器160、一接收器输入/输出控制单元170以及一传送器输入/输出控制单元180。
物理层接收器110用以接收一串行数据，此串行数据例如为一晶体管晶体管逻辑(TTL)信号的格式。串行数据例如由一主机(host)所发出。接收器输入/输出控制单元170耦接至物理层接收器110，用以控制物理层接收器110接收串行数据。物理层接收器110将串行数据转换为一并行数据，且依据串行数据而决定以一高速(high speed)传输模式或一低功率(low power)传输模式传送并行数据。若为高速传输模式，则物理层接收器110是以一低压差分信号(LVDS)的格式传送并行数据。若为低功率传输模式，则物理层接收器110是以晶体管晶体管逻辑信号的格式传送并行数据。通道接收器120用以从物理层接收器110接收并行数据，并对并行数据进行解码。
桥接电路130耦接至通道接收器120，用以输出解码后的并行数据至一后端电路(未绘示于图)。桥接电路130例如为一微处理器(MCU)、一色彩处理单元或一串行周边接口(SPI)。举例来说，若串行数据包括一写入指令，则桥接电路130，例如为微处理器，将解码后的并行数据写入后端电路，例如为一随机存取存储器。若串行数据包括一控制指令，则此控制指令经由桥接电路130，例如为串行周边接口，转换为控制信号以控制后端电路。
若串行数据包括一读取指令，则传送器指令编码器140从通道接收器120接收并行数据，并对并行数据进行编码，然后暂存编码后的并行数据。通道传送器150耦接至桥接电路130及传送器指令编码器140，用以经由桥接电路130从后端电路读取一目标并行数据，并依据传送器指令编码器140所暂存的编码后的并行数据以低功率传输模式传送目标并行数据至物理层传送器160。其中，在低功率传输模式下，通道传送器150是以晶体管晶体管逻辑信号的格式传送目标并行数据至物理层传送器160。物理层传送器160用以将目标并行数据转换为一目标串行数据并输出目标串行数据。传送器输入/输出控制单元180耦接至物理层传送器160，用以控制物理层传送器160输出目标串行数据。
请参照图2，其绘示依照本发明较佳实施例的接口控制电路的控制协定波形图。物理层接收器110实质上是依据晶体管晶体管逻辑信号格式的串行数据中的一序列(sequence)而决定启动高速传输模式或低功率传输模式。物理层接收器110依据高速传输模式或低功率传输模式而产生控制信号RX_LP_TO_LC_REQUEST、控制信号RX_LP_DLOAD及数据信号RX_LP_DOUT[7:0]，以传送并行数据至通道接收器120。
当通道接收器120从物理层接收器110接收到并行数据，通道接收器120即对并行数据进行解码。通道接收器120实质上依据解码所得到的封包，例如为档头(header)或回传资讯等，以进行后续相对应的动作。若通道接收器120解码得到一写入指令，则解码后的并行数据直接经由桥接电路130写入后端电路中。若通道接收器120解码得到一控制指令，则此控制指令经由桥接电路130转换为控制信号以控制相对应的后端电路。
若通道接收器120解码得到一写入指令，则传送器指令编码器140编码并暂存并行数据。通道接收器120解码数据信号R2T_R_TYPE[4:0]以决定所欲读取数据的目标的后端电路。通道接收器120解码所得到的回传资讯包括表示少量回传数据数目的数据信号R2T_PC_SET[2:0]或表示大量回传数据数目的数据信号R2T_WC_SET[15:0]。在图2中，时钟信号LP_DCK为并行数据的时钟信号，传送器指令编码器140基于时钟信号LP_CDK产生控制信号RX_LP_DCS_READ及控制信号R2T_DCS_READ。通道传送器150依据控制信号RX_LP_DCS_READ及控制信号R2T_DCS_READ从目标的后端电路读取目标并行数据，并以低功率传输模式传送目标并行数据至物理层传送器160。
物理层接收器110实质上会接收控制信号DP及控制信号DN，控制信号DP及控制信号DN包括序列202以决定要进行读取的动作。在序列202的前半段，物理层接收器110是被通知要进行读取的动作。之后，物理层接收器110利用控制信号RX_TA_START通知物理层传送器160，并关掉输入端的总线。物理层传送器160开始推升输出端的总线的电压电平。当输出端总线的电压电平被推升至一稳态后，物理层传送器160利用控制信号LP_TO_LC_REQUEST通知通道传送器150总线可被使用。
物理层传送器160配合传送器指令编码器140所暂存的编码后并行数据，依据控制信号LC_TO_LP_DRDY将目标并行信号以晶体管晶体管逻辑信号的格式传送至物理层传送器160。物理层传送器160将接收到的目标并行数据转换为目标串行数据并输出目标串行数据。当目标串行数据输出完毕，物理层传送器160关掉输出端的总线，并利用控制信号RX_TA_END通知物理层接收器110输出完毕，物理层接收器110启动输入端的总线以等待接收下一笔串行数据。
上述的接口控制电路100，可应用于例如为可携式产品上。如此一来，则可携式产品与主机之间可采用串行传输，相较于传统采用并行传输，可以简化外部电路元件，且具有较佳的抗噪声干扰能力。然而，在高速传输模式时，接口控制电路100内所被使能的电路元件是属于同步电路，而在非高速传输模式时，接口控制电路100内所被使能的电路元件则属于非同步电路。若能将同步电路与非同步电路结合，则可以更进一步地降低接口控制电路100的电路复杂度。
所以接口控制电路100内的物理层接收器110包括一第一时钟控制电路。请参照图3，其绘示依照本发明较佳实施例的第一时钟控制电路的电路图。第一时钟控制电路300实质上为接口控制电路100的主要时钟控制电路，其包括一第一切换装置302、一第二切换装置304以及一第三切换装置306。第一切换装置302的输出端输出一工作时钟信号wclk，第一切换装置302的第一输入端接收一数据时钟信号p_dxclk，第一切换装置302的第二输入端接收一全体时钟信号gclk。其中，工作时钟信号wclk是用以提供给物理层接收器110本身使用，而数据时钟信号p_dxclk实质上是伴随着串行数据而得到。
第二切换装置304的输出端输出全体时钟信号gclk，第二切换装置304的第一输入端接收一参考时钟信号fclk，第二切换装置304的第二输入端接收一低电平电压“0”。其中，全体时钟信号gclk亦被输出至通道接收器120、通道传送器150及物理层传送器160。第三切换装置306的输出端输出参考时钟信号fclk，第三切换装置306的第一输入端接收一高速时钟信号bclk，第三切换装置306的第二输入端接收一内部振荡时钟信号oclk。其中，高速时钟信号bclk为伴随着低压差分信号的时钟信号，而内部振荡时钟信号oclk为物理层接收器110内部的振荡器所产生的时钟信号。
物理层接收器110接收串行数据，而数据时钟信号p_dxclk实质上是伴随着串行数据而得到。第一切换装置302输出数据时钟信号p_dxclk为工作时钟信号wclk以提供给物理层接收器110本身使用。物理层接收器110依据工作时钟信号wclk而决定以高速传输模式或低功率传输模式传送并行数据。若物理层接收器110决定以低功率传输模式传送并行数据，第一切换装置302输出数据时钟信号p_dxclk为工作时钟信号wclk，物理层接收器110依据工作时钟信号wclk于低功率传输模式，将并行数据以晶体管晶体管逻辑信号的格式传送至通道接收器120。
若物理层接收器110决定以高速传输模式传送并行数据，第三切换装置306输出高速时钟信号bclk为参考时钟信号fclk，第二切换装置304输出参考时钟信号fclk为全体时钟信号gclk，第一切换装置302输出全体时钟信号gclk为工作时钟信号wclk，物理层接收器110依据工作时钟信号wclk于高速传输模式，将并行数据以低压差分信号的格式传送至通道接收器120。
若串行数据包括读取指令，第三切换装置306输出内部振荡时钟信号oclk为参考时钟信号fclk，第二切换装置304输出参考时钟信号fclk为全体时钟信号gclk，通道传送器150依据全体时钟信号gclk以低功率模式传送目标并行数据至物理层传送器160。
此外，第一时钟控制电路300还包括一第一延迟正反器308、一第二延迟正反器310以及一第三延迟正反器312。第一延迟正反器308的输出端耦接至第一切换装置302的控制端，第一延迟正反器308的控制端耦接至第一切换装置302的输出端。第二延迟正反器310的输出端耦接至第二切换装置304的控制端，第二延迟正反器310的控制端耦接至第二切换装置304的输出端。第三延迟正反器312的输出端耦接至第三切换装置306的控制端，第三延迟正反器312的控制端耦接至第三切换装置306的输出端。第一延迟正反器308、第二延迟正反器310以及第三延迟正反器312是使得接口控制电路100内属于同步电路的电路元件能更有效地达到同步的效果。此外，在非高速传输模式时，第一延迟正反器308、第二延迟正反器310以及第三延迟正反器312可以防止第一切换装置302、第二切换装置304以及第三切换装置306受到短时钟冲干扰(glitch)的影响。
第一时钟控制电路300还包括一第四切换装置314、一第一放大器316以及一第一与门318。第四切换装置314的第一输入端接收全体时钟信号gclk，第四切换装置314的第二输入端接收一非同步时钟信号dx_wire，第四切换装置314的控制端接收一时钟设定信号clk_cfg。第一放大器316的输入端耦接至第四切换装置314的输出端，第一放大器316的输出端输出数据时钟信号p_dxclk至第一切换装置302的第一输入端。第一与门318的第一输入端耦接至第一延迟正反器308的输出端，第一与门318的第二输入端接收时钟设定信号clk_cfg，第一与门318的输出端耦接至第一切换装置302的控制端。
当时钟设定信号clk_cfg为一高电平电压时，第四切换装置314输出非同步时钟信号dx_wire，第一放大器316放大非同步时钟信号dx_wire为数据时钟信号p_dxclk，第一切换装置302输出数据时钟信号p_dxclk为该工作时钟信号wclk。当时钟设定信号clk_cfg为一低电平电压时，第四切换装置314输出全体时钟信号gclk，第一切换装置输出全体时钟信号gclk为工作时钟信号wclk。
第一时钟控制电路300还包括一第二与门320。第二与门320的第一输入端耦接至第三延迟正反器312的输出端，第二与门320的第二输入端接收时钟设定信号clk_cfg，第二与门320的输出端耦接至第三切换装置306的控制端。当时钟设定信号clk_cfg为高电平电压时，第三切换装置306输出内部振荡时钟信号oclk为参考时钟信号fclk，当时钟设定信号clk_cfg为低电平电压时，第三切换装置306输出高速时钟信号bclk为参考时钟信号fclk。
此外，通道接收器120包括一第二时钟控制电路。请参照图4，其绘示依照本发明较佳实施例的第二时钟控制电路的电路图。第二时钟控制电路400包括一第五切换装置402以及一第二放大器404。第五切换装置402的第一输入端接收一外部时钟信号lp_drdy_reg，第五切换装置402的第二输入端接收全体时钟信号gclk，第五切换装置402的控制端接收时钟设定信号clk_cfg。第二放大器404的输入端耦接至第五切换装置402的输出端，第二放大器404的输出端输出数据低速时钟信号p_drdy。
当时钟设定信号clk_cfg为高电平电压时，第五切换装置402输出外部时钟信号lp_drdy_reg至第二放大器404，第二放大器404输出数据低速时钟信号p_drdy，通道接收器120依据数据低速时钟信号p_drdy以低功率模式传送并行数据至桥接电路130或传送器指令编器140。当时钟设定信号clk_cfg为低电平电压时，第五切换装置402输出全体时钟信号gclk至第二放大器404。
本发明上述实施例所揭示的接口控制电路，可应用于例如为可携式产品上。如此一来，则可携式产品与主机之间可采用串行传输，相较于传统采用并行传输，可以简化外部电路元件，且具有较佳的抗噪声干扰能力。此外，在高速传输模式时，仅启动接口控制电路内有效动作的同步电路元件，而在非高速传输模式时，使用非同步电路元件，以减少功率消耗。更进一步地，利用时钟控制电路将同步电路与非同步电路做有效地结合，则可以简化控制电路，并降低接口控制电路的电路复杂度。
综上所述，虽然本发明已以一较佳实施例揭示如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求范围所界定者为准。