采用微处理器架构的通用芯片逻辑设计结构及其方法 【技术领域】
本发明涉及集成电路设计领域，特别涉及数字逻辑集成电路中的系统电路设计、SOC系统中的系统控制、外围接口电路的设计技术领域，具体是指一种采用微处理器架构的通用芯片逻辑设计结构及其方法。
背景技术
现代社会中，集成电路的应用和不断发展，一直是支撑和推动现代电子行业迅速崛起的强大动力。在这个发展过程中，当处理器对大规模运算疲于应付时，DSP应运而生，通过内嵌的硬件加速单元，将原先需要几十个指令周期完成的任务，缩减到单周期运行，大大提升了系统效率。
而当在图像处理和通信领域遇到更复杂的运算，则又需要做成ASIC(专用集成电路)，来达到需求。而对于繁琐的硬件系统，总线，接口等的控制更不是处理器或者DSP来得及处理的。所以在对速度和即时性要求很高的应用，ASIC都是很好的选择。
然而，全部依靠硬件逻辑来实现功能同样带来了另外的问题，设计不再具有灵活性，相应的电路模块只完成专用的功能，逻辑都被固化，有时候即使是很相近的2个应用，也不得不修改电路设计，哪怕只是修改一小部分逻辑，都不得不重新再流片。而且现在芯片生产的成本还是价格不菲，动辄数十万美金，这也就给芯片的开发带来了更大的成本风险，而往往一款芯片面世后，会有更多的性能升级的需求，此时常常为增加一个功能不得不再次流片。既增加了成本，削弱了本已经微薄的芯片利润，更带来产品周期的延误，严重的甚至错失市场良机。
如何在现有工艺水平下，同样的生产成本上得到更大得更灵活的产出呢？这就要考虑充分优化现有芯片的设计结构了。
市场上目前看到的是，引领芯片技术的领袖企业——Intel，已经不再一味的靠提升芯片频率来标榜性能了。而是对总体设计架构的优化升级，推出双核，四核的多处理器核心的芯片。一方面现有的CPU已经在当前先进的工艺技术支持下能够提供很高的处理性能，另一方面随着越来越多的应用的开发，系统对多任务多线程的需求越来越多。简单的提升芯片的频率不能完全满足应用的需求，同时还带来更大的功耗。多核心的架构，其实也是引入了硬件的并行计算的特点，在单核心的性能已经发展到阶段性极致的时候，进一步的性能提升就要靠并行结构来实现了。当然得到性能的同时，也增加了数倍的芯片面积。
而在处理器系统(在此暂且称之为软件系统)开始采纳硬件优点的同时，ASIC设计一样可以借鉴软件系统的灵活性。相对于CPU的软件处理，通过专用的固化的电路来实现最优的硬件性能和最经济的芯片面积。这也是目前ASIC大为流行的主要原因。但是正如前面所提到的当前处理器的性能发展迅速，能承担更多的工作。而另一方面ASIC电路灵活性的缺失电路面积的增加，而且芯片行业竞争越来越激烈，往往成败取决于芯片的成本和芯片推向市场的速度。市场地需求是变化的，客户的需求也是多样的，这就要求能更快的更便宜满足市场推出产品。而一次又一次得流片，带来的是掩膜费用的增加和工期的延长，新的芯片不仅需要安排进繁忙的生产线，而且之后的测试将带来更大的成本和时间的消耗。显然硬件也有借鉴软件灵活性的潜在需求，在软件和硬件中找到一个最佳平衡点十分重要了。
【发明内容】
本发明的目的是克服了上述现有技术中的缺点，提供一种能够增加系统芯片设计的灵活性和通用性、简化硬件设计、降低芯片开发的成本和周期、工作性能稳定可靠、适用范围较为广泛的采用微处理器架构的通用芯片逻辑设计结构及其方法。
为了实现上述的目的，本发明的采用微处理器架构的通用芯片逻辑设计结构及其方法如下：
该采用微处理器架构的通用芯片逻辑设计结构，包括芯片内部的存储模块和中央处理单元，其主要特点是，所述的存储模块中设置有至少一个任务参数配置单元，所述的通用芯片逻辑设计结构中还包括任务扫描功能单元、电路参数配置单元和功能逻辑电路单元，所述的任务扫描功能单元与所述的任务参数配置单元相连接，且该任务扫描功能单元通过所述的电路参数配置单元与所述的功能逻辑电路单元相连接。
该采用微处理器架构的通用芯片逻辑设计结构中的任务参数配置单元组成任务列表，所述的任务扫描功能单元为任务列表读取控制单元。
该采用微处理器架构的通用芯片逻辑设计结构中的通用芯片逻辑设计结构中还包括与所述的任务参数配置单元相对应的任务使能控制位。
该采用微处理器架构的通用芯片逻辑设计结构中的电路参数配置单元为电路参数配置寄存器。
该采用微处理器架构的通用芯片逻辑设计结构中的存储模块为RAM存储器。
该利用上述的结构进行通用芯片逻辑设计的方法，其主要特点是，所述的方法包括以下步骤：
(1)系统根据用户操作，在存储模块中进行任务列表配置操作；
(2)所述的任务扫描功能单元对配置好的任务列表进行扫描读取操作；
(3)如果能够读取到相应的任务参数，则系统根据任务扫描功能单元扫描读取到的任务参数对所述的电路参数配置单元进行参数配置操作；否则，系统结束；
(4)所述的功能逻辑电路单元根据电路参数配置单元的参数配置执行相应的功能；
(5)返回上述步骤(2)。
该通用芯片逻辑设计的方法中的进行任务列表配置操作，具体为：
中央处理单元根据用户操作，将任务配置参数写入存储模块中对应的任务参数配置单元中。
该通用芯片逻辑设计的方法中的任务扫描功能单元对配置好的任务列表进行扫描读取操作，包括以下步骤：
(11)任务扫描功能单元依次扫描任务列表中的任务参数配置单元；
(12)如果当前的任务参数配置单元有效，则读取相应的任务参数，并返回能够读取到任务参数的结果；
(13)如果当前的任务参数配置单元无效，则重复上述步骤(11)，直到任务扫描功能单元遍历任务列表的次数达到系统预设的最大遍历次数或者任务列表中所有的任务参数配置单元均无效后，返回不能够读取到任务参数的结果。
该通用芯片逻辑设计的方法中的通用芯片逻辑设计结构中还包括与所述的任务参数配置单元相对应的任务使能控制位，所述的步骤(12)之前还包括以下步骤：
(111)任务扫描功能单元判断当前的任务参数配置单元所对应的任务使能控制位是否是系统预设的有效状态；
(112)如果是，则当前的任务参数配置单元有效；
(113)如果否，则当前的任务参数配置单元无效。
该通用芯片逻辑设计的方法中的步骤(12)中还包括以下操作：
将当前的任务参数配置单元所对应的任务使能控制位设置为无效。
该通用芯片逻辑设计的方法中的电路参数配置单元为电路参数配置寄存器，所述的对电路参数配置单元进行参数配置操作，具体为：
所述的任务扫描功能单元将所读取到的任务参数配置到电路参数配置寄存器中。
采用了该发明的采用微处理器架构的通用芯片逻辑设计结构及其方法，由于其中把有通用性需求的硬件逻辑、并且软件可以轻易编程的功能模块让CPU软件编程来完成相应的功能，采用了处理器的方法来设计ASIC，从而给硬件设计以相当的功能灵活性和可编程性，既利用了现有高性能处理器闲置的处理能力，又增加了设计的通用性，同时使用软件实现了部分功能，还带来了芯片资源的节省，减少流片次数，缩减了掩膜开支，而且进一步缩减了芯片的面积，简化了硬件电路结构，降低了芯片的成本，缩短了产品的开发周期，工作性能稳定可靠，适用范围较为广泛，为现代集成电路设计和制造技术的进一步发展奠定了坚实的基础。
【附图说明】
图1为本发明的采用微处理器架构的通用芯片逻辑设计结构的功能模块架构示意图。
图2为本发明的采用微处理器架构的通用芯片逻辑设计方法的整体流程图。
图3为本发明的采用微处理器架构的通用芯片逻辑设计结构的具体实施方式工作原理示意图。
【具体实施方式】
为了能够更清楚地理解本发明的技术内容，特举以下实施例详细说明。
本发明的基本思想就是针对当前以下的技术现状：
●传统的固化电路设计灵活性的缺失
●处理器性能的日新月异的提高，能承担更多的功能
所推出的既要具备相当的灵活性可编程性，又要具备ASIC电路的高性能的方案。在芯片面积和速度，灵活性和专用性中找到的一个平衡点。简单的讲，用处理器的方法来设计ASIC，给硬件设计已相当的灵活性可编程性。既利用了现有高性能处理器闲置的处理能力，又增加了设计的通用性，而且因为软件实现了部分功能，还可以带来芯片资源的节省，再减少流片次数，缩减了掩膜开支的情况下，进一步的还缩减了芯片的面积，降低了每个芯片的成本。
软件和硬件的完美结合，带来性价比最优的芯片设计。DSP相对于传统的RISC就是增加了硬件加速的设计，结合了硬件和软件的优点来达到最优的结合。更进一步，把有通用性需求的硬件逻辑，并且软件可以轻易编程的功能模块让CPU软件编程来完成部分功能。来达到功能的灵活性，和硬件电路结构的简化。
请参阅图1所示，该采用微处理器架构的通用芯片逻辑设计结构，包括芯片内部的存储模块和中央处理单元，其中，所述的存储模块中设置有至少一个任务参数配置单元，所述的通用芯片逻辑设计结构中还包括任务扫描功能单元、电路参数配置单元和功能逻辑电路单元，所述的任务扫描功能单元与所述的任务参数配置单元相连接，且该任务扫描功能单元通过所述的电路参数配置单元与所述的功能逻辑电路单元相连接。
其中，所述的多个任务参数配置单元组成任务列表，其中的通用芯片逻辑设计结构中还包括与所述的任务参数配置单元相对应的任务使能控制位，所述的任务扫描功能单元为任务列表读取控制单元；所述的电路参数配置单元为电路参数配置寄存器；所述的存储模块为RAM存储器。
再请参阅图2所示，该利用上述的结构进行通用芯片逻辑设计的方法，包括以下步骤：
(1)系统根据用户操作，在存储模块中进行任务列表配置操作，具体为：
中央处理单元根据用户操作，将任务配置参数写入存储模块中对应的任务参数配置单元中；
(2)所述的任务扫描功能单元对配置好的任务列表进行扫描读取操作，包括以下步骤：
(a)任务扫描功能单元依次扫描任务列表中的任务参数配置单元；同时还包括以下步骤：
(i)任务扫描功能单元判断当前的任务参数配置单元所对应的任务使能控制位是否是系统预设的有效状态；
(ii)如果是，则当前的任务参数配置单元有效；
(iii)如果否，则当前的任务参数配置单元无效；
(b)如果当前的任务参数配置单元有效，则读取相应的任务参数，并返回能够读取到任务参数的结果，其中还包括以下操作：
将当前的任务参数配置单元所对应的任务使能控制位设置为无效；
(c)如果当前的任务参数配置单元无效，则重复上述步骤(11)，直到任务扫描功能单元遍历任务列表的次数达到系统预设的最大遍历次数或者任务列表中所有的任务参数配置单元均无效后，返回不能够读取到任务参数的结果；
(3)如果能够读取到相应的任务参数，则系统根据任务扫描功能单元扫描读取到的任务参数对所述的电路参数配置单元进行参数配置操作，具体为：
所述的任务扫描功能单元将所读取到的任务参数配置到电路参数配置寄存器中；
否则，系统结束；
(4)所述的功能逻辑电路单元根据电路参数配置单元的参数配置执行相应的功能；
(5)返回上述步骤(2)。
在实际使用当中，本发明的技术方案的实现过程如下：
以类似处理器的原理，对电路模块作预编程，结合部分精简的逻辑电路，完成所有功能的实现。
(1)首先配置任务列表
需要处理器承担的工作需要合理安排，本发明的技术方案中只是希望利用处理器闲置的时间，所以要求尽可能少的中断处理器，这就要求尽可能多的预配置任务队列，另一方面硬件电路要尽可能多的处理有循环特性的操作。
这些任务队列的配置通过处理器写入芯片的内部RAM中，同时对每一个任务设有对应的控制位，用来使能该位置的任务。
(2)硬件电路的设计
硬件电路是本发明的关键所在，本发明同时也给出了一个新颖的硬件电路方案，包含若干技巧，，具体如下：硬件电路通过扫描使能控制位，顺序的取出RAM中该任务的配置，经过简单的译码后，执行该任务。硬件电路有循环性可重复性操作的特点。这部分电路设计的特点在本发明方案中主要体现4个方面：
A)任务扫描电路的设计，基本上是组合电路实现，并且能自动跳过任务列表中没有被使能的任务。逻辑实现上，用简单的优先级判决电路，每次按优先级从控制字的最低位1判断到最高位，依次输出控制字为1的所对应的位数，比如控制字的bit3为1，则会输出Index为3。当然并不是所有设计都需要用到扫描电路，某些不需要多任务的，则只需要在RAM中配置参数，硬件根据参数实现编程好的控制时序。
B)电路逻辑自动执行完一个周期的任务后，如果是单次周期，则自动关掉执行过的任务，其实就是将控制字的该位清零，所以只会输出一次对应的Index。或者能继续触发自己或者另一个任务。比如控制字bit3控制的任务中，把控制字bit0置位1，形成自动循环编程的效果，直到满足预先设定的条件才结束；
C)芯片内部会有多个控制源可以配置任务列表，核心处理器可以，内部DSP可以，其它硬件模块也可以根据优先级的不同来驱动该可编程逻辑系统运行；
D)被任务配置所驱动的硬件单元，具有一定的周期性循环性。因此可以通过配置小量的任务参数，执行大量的硬件周期操作。例如DMA中的数据长度，或者Nandflash读写控制中重复的读写时序等。
再请参阅图1所示，其是本发明方案的基本框架图。
首先在芯片内部分配一块RAM用于任务参数存放，芯片内部的RAM能够用来存储多个任务的配置，RAM可以通过CPU访问读写。因为有硬件电路的配合，参数只需要占用很小的RAM空间，对于任务扫描功能单元来说，其可以根据每个任务的使能控制位，扫描任务列表，从RAM顺序读取任务参数到电路的配置中。
之后就是硬件电路具体工作的过程，其整体工作流程图如图2所示，其中扫描任务队列，并产生相应的读取时序，配置到硬件逻辑的参数寄存器中，然后硬件功能电路根据所配置的参数执行操作，完成后再检查是否有下一个任务，有的话扫描到下一个任务。
对此，特具体举例如下：
任务控制字CREG，有0～15一共16个比特位表示16个任务的使能，扫描逻辑将从0扫描到15，如果当前控制字为0110 0000 0000 1010，则任务1、3、13、14有效，扫描逻辑电路输出的顺序的4个周期为1、3、13、14，会跳过没有使能的任务序列，以此产生相应的读写参数RAM的起始地址。每次功能逻辑完成后，都会触发扫描逻辑扫描到下一个有效的任务位置。所以扫描的周期就是功能逻辑执行任务的周期。
扫描电路的基本结构举例阐述如下：
以8个任务来讲，task_list[7:0]，每一位代表一个任务的使能，假设task_index＝“task_list中使能比特的位置”，比如：task_list＝00010000，则task_index＝4，当task_list＝“0001010000”，当前第一个任务，会由按优先级bit0->bit7的循序选择出为task_index＝4，那么下一个next_task_index＝6，则执行完task4后，跳到task6执行。
在本发明方案中，可以通过配置每次执行完任务后是否清除任务使能位来实现单次或者周期性的任务操作。
更为具体的以实现一个智能的多通道DMA系统为例：本发明方案用于实现一个32通道的DMA功能模块。
其实现的基本功能模块工作原理图请参阅图3所示，在芯片内部的RAM中配置32个DMA通道的参数，每个DMA参数占用4个地址来定义DMA的起始地址，目的地址，搬移长度，任务完成后要触发的下一个任务的序号，等等特性。这样，一共用了32×4的RAM。可以看成包括了DMA0～DMA31一共32个DMA任务通道。另外有一个32位的控制寄存器CREG，每个比特控制一个DMA任务的使能。
在使用的过程中，电路逻辑模块按照前面所阐述的扫描列表的方式，根据控制寄存器CREG，来把相应的DMA X的参数配置给DMA硬件模块，每执行完一个DMA任务，就把自己的控制位清零，来保证只执行了一次。再顺序扫描下一组参数配置，以此执行完所有使能的DMA任务。总的设计中有32个DMA通道可以顺序被执行，但DMA的硬件电路却始终只有一套。一组硬件结构结合软件串行处理的原理，灵活的实现了32个DMA配置。
而且该DMA还可以实现自己重新触发自己，或者触发别的DMA任务的功能。因为DMA电路设计为始终从0执行到31，之后再循环的根据依然有效的使能位，再次从0扫描到31，直到32个控制位CREG中没有一个有效才停止所有的操作。
所以，在图3中，系统将RAM中的一段缓存数据进行分配，专门存储DMA1的N个顺序的配置内容，可以让DMA0把DMA1的参数从软件设好的一段缓存中搬移到DMA1的参数RAM中，每次搬移一组4个参数，DMA0执行完毕后地址指针自动加到下一组配置参数的地址，并且自动打开DMA1的使能位；DMA1就从自己对应的参数RAM中读取DMA0搬过去的参数，执行完后可以再使能DMA0，也就是DMA0结束后打开DMA1，DMA1结束后再重新打开DMA0，循环操作以这种方法可以在软件实现变成后，让DMA完成大量复杂的工作，而并不占用多少CPU的资源。
以上以DMA为例作了说明，该方案也同样可以应用的外围电路控制上，比如NandFlash控制电路，因为其控制时序中大部分时钟周期都是重复性的读写时序，而且控制信号很少，可以简单的在RAM中编程配置，简单的硬件逻辑配合，就能轻易的实现支持不同厂商，不同时序参数的NandFlash控制器。
采用了上述的采用微处理器架构的通用芯片逻辑设计结构及其方法，由于其中把有通用性需求的硬件逻辑、并且软件可以轻易编程的功能模块让CPU软件编程来完成相应的功能，采用了处理器的方法来设计ASIC，从而给硬件设计以相当的功能灵活性和可编程性，既利用了现有高性能处理器闲置的处理能力，又增加了设计的通用性，同时使用软件实现了部分功能，还带来了芯片资源的节省，减少流片次数，缩减了掩膜开支，而且进一步缩减了芯片的面积，简化了硬件电路结构，降低了芯片的成本，缩短了产品的开发周期，工作性能稳定可靠，适用范围较为广泛，为现代集成电路设计和制造技术的进一步发展奠定了坚实的基础。
在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。