一种频率合成器芯片版图结构.pdf

本发明公开了一种频率合成器芯片版图结构，属于集成电路设计技术领域。所述频率合成器芯片版图由第一版图区、第二版图区、第三版图区、第四版图区、第五版图区和第六版图区组成；第一版图区、第二版图区、第三版图区、第四版图区和第五版图区位于频率合成器芯片版图的中央；第一版图区与第二版图区相连，第二版图区与第五版图区相连，第二版图区与第四版图区相连，第四版图区与第三版图区相连，第四版图区与第五版图区相连；第六版图区平均分布在频率合成器芯片版图的四周和四个角上。本发明频率合成器芯片各个版图区布局固定，位置布局合理，优化了频率合成器芯片的设计，从而减小了数字噪声对模拟/射频电路的干扰，使数字模拟信号不互相干扰。

1.  一种频率合成器芯片版图结构，其特征在于，所述频率合成器芯片版图由第一版图区、第二版图区、第三版图区、第四版图区、第五版图区和第六版图区组成；所述第一版图区、第二版图区、第三版图区、第四版图区和第五版图区位于所述频率合成器芯片版图的中央；所述第一版图区与第二版图区相连，所述第二版图区与第五版图区相连，所述第二版图区与第四版图区相连，所述第四版图区与第三版图区相连，所述第四版图区与第五版图区相连；所述第六版图区平均分布在所述频率合成器芯片版图的四周和四个角上。

2.  如权利要求1所述的频率合成器芯片版图结构，其特征在于，所述第一版图区为振荡器版图区，所述振荡器版图区由一个2.5圈电感和多个电容及晶体管组成，所述电容和晶体管以所述电感为中心轴对称分布。

3.  如权利要求1所述的频率合成器芯片版图结构，其特征在于，所述第二版图区为振荡器缓冲版图区，所述振荡器缓冲版图区由一个5.5圈电感和多个电容及晶体管组成，所述电容和晶体管以所述电感为中心轴对称分布。

4.  如权利要求1所述的频率合成器芯片版图结构，其特征在于，所述第三版图区为调制器版图区，所述调制器版图区通过数字流程自动产生布局布线，并且在其周围有深N阱隔离带。

5.  如权利要求1所述的频率合成器芯片版图结构，其特征在于，所述第四版图区为分频器、电荷泵和鉴频鉴相器版图区，具体包括一个多模分频器版图、一个电荷泵版图和一个鉴频鉴相器版图，并且在其周围有深N阱隔离带。

6.  如权利要求1所述的频率合成器芯片版图结构，其特征在于，所述第五版图区为基准版图区，具体包括电流基准版图和电压基准版图。

7.  如权利要求1所述的频率合成器芯片版图结构，其特征在于，所述第六版图区为输入输出接口版图区，具体包括32个平行式输入输出接口版图和4个角连接输入输出接口版图；所述32个平行式输入输出接口版图平均分布在所述频率合成器芯片版图的四周，所述4个角连接输入输出接口版图位于所述频率合成器芯片版图的四个角上。

一种频率合成器芯片版图结构
技术领域
本发明涉及集成电路设计技术领域，特别涉及一种频率合成器芯片版图结构。
背景技术
随着无线通信技术的发展，频率合成器作为本地振荡器得到越来越广泛的应用。传统整数N分频频率合成器的缺点是频率分辨率等于参考频率，然而在许多应用系统中，对频率合成器的频率分辨率要求较高。Fractional-N频率合成器是在参考频率不变的情况下，实现比任何单环整数分频频率合成器更小的步进，从而解决了传统整数分频频率合成器频率分辨率低的限制。但是这种Fractional-N频率合成器由于存在大量的数字单元、模拟单元和射频单元，所以使得Fractional-N频率合成器的版图设计显得十分重要，尤其是具有高频率S波段的Fractional-N频率合成器，如果其版图设计不合理，就会导致整个Fractional-N频率合成器设计失败，因此有必要提出一种合理的高频率Fractional-N频率合成器版图设计方案。
发明内容
为了解决由于版图设计不合理，导致频率合成器芯片设计失败的问题，本发明提供了一种频率合成器芯片版图结构，所述频率合成器芯片版图由第一版图区、第二版图区、第三版图区、第四版图区、第五版图区和第六版图区组成；所述第一版图区、第二版图区、第三版图区、第四版图区和第五版图区位于所述频率合成器芯片版图的中央；所述第一版图区与第二版图区相连，所述第二版图区与第五版图区相连，所述第二版图区与第四版图区相连，所述第四版图区与第三版图区相连，所述第四版图区与第五版图区相连；所述第六版图区平均分布在所述频率合成器芯片版图的四周和四个角上。
所述第一版图区为振荡器版图区，所述振荡器版图区由一个2.5圈电感和多个电容及晶体管组成，所述电容和晶体管以所述电感为中心轴对称分布。
所述第二版图区为振荡器缓冲版图区，所述振荡器缓冲版图区由一个5.5圈电感和多个电容及晶体管组成，所述电容和晶体管以所述电感为中心轴对称分布。
所述第三版图区为调制器版图区，所述调制器版图区通过数字流程自动产生布局布线，并且在其周围有深N阱隔离带。
所述第四版图区为分频器、电荷泵和鉴频鉴相器版图区，具体包括一个多模分频器版图、一个电荷泵版图和一个鉴频鉴相器版图，并且在其周围有深N阱隔离带。
所述第五版图区为基准版图区，具体包括电流基准版图和电压基准版图。
所述第六版图区为输入输出接口版图区，具体包括32个平行式输入输出接口版图和4个角连接输入输出接口版图；所述32个平行式输入输出接口版图平均分布在所述频率合成器芯片版图的四周，所述4个角连接输入输出接口版图位于所述频率合成器芯片版图的四个角上。
有益效果：本发明提供的频率合成器芯片的各个版图区布局固定，位置布局合理，优化了频率合成器芯片的设计，从而减小了数字噪声对模拟/射频电路的干扰，使数字模拟信号不互相干扰。
附图说明
图1是本发明实施例S波段Fractional-N频率合成器芯片版图结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
参见图1，本实施例以S波段Fractional-N频率合成器为例，来阐述本发明实施例提供的频率合成器芯片版图结构，该频率合成器芯片版图由第一版图区100、第二版图区200、第三版图区300、第四版图区400、第五版图区500和第六版图区600组成；第一版图区100、第二版图区200、第三版图区300、第四版图区400和第五版图区500位于频率合成器芯片版图的中央；第一版图区100与第二版图区200相连，第二版图区200与第五版图区500相连，第二版图区200与第四版图区400相连，第四版图区400与第三版图区300相连，第四版图区400与第五版图区500相连；第六版图区600平均分布在频率合成器芯片版图的四周和四个角上。
在实际应用中，第一版图区100为振荡器(VCO)版图区，振荡器版图区由一个2.5圈电感和多个电容及晶体管组成，电容和晶体管以电感为中心轴对称分布；第二版图区200为振荡器缓冲(VCO Buffer)版图区，振荡器缓冲版图区由一个5.5圈电感和多个电容及晶体管组成，电容和晶体管以电感为中心轴对称分布；第三版图区300为Sigma-delta调制器版图区，Sigma-delta调制器版图区通过数字流程自动产生布局布线，并且在其周围有深N阱隔离带，其位置与其它各个版图区都有一定距离，这样可以防止其数字噪声通过电容耦合或衬底对其它模拟/射频模块进行干扰；第四版图区400为分频器、电荷泵和鉴频鉴相器版图区，具体包括一个多模分频器版图、一个电荷泵版图和一个鉴频鉴相器版图，并且在其周围有深N阱隔离带，以防止其对振荡器版图区干扰；第五版图区500为基准版图区，具体包括电流基准版图和电压基准版图；第六版图区600为输入输出接口(PAD)版图区，具体包括32个平行式输入输出接口版图和4个角连接输入输出接口版图；32个平行式输入输出接口版图平均分布在频率合成器芯片版图的四周，4个角连接输入输出接口版图位于频率合成器芯片版图的四个角上；各个PAD版图区的供电形成一个电源环，以防止击穿，从而实现静电释放保护。
本发明实施例提供的频率合成器芯片的各个版图区布局固定，位置布局合理，优化了频率合成器芯片的设计，从而减小了数字噪声对模拟/射频电路的干扰，使数字模拟信号不互相干扰。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。