以对字线的顺序选择对3D非易失性存储器进行擦除.pdf

对3D堆叠式存储设备的擦除操作基于存储元件的位置来针对每个存储元件调节擦除周期的开始时间和/或擦除周期的持续时间。给NAND串的一个或两个受驱端施加电压，以对沟道预充电至足以在选择栅极晶体管处创建栅极感应漏极泄漏的电平。在基于存储元件距受驱端的距离来确定时间的情况下，在擦除周期中降低控制栅极电压以激励空穴隧穿进入电荷捕获层。降低的控制栅极电压引起足够高以激励隧穿的沟道控制栅极电压。当距受驱端的距离越大时，还增加擦除周期的持续时间。因此，可以实现狭窄的擦除分布。

1.  一种用于对3D堆叠式非易失性存储设备(100)中的存储元件的串执行擦除操作的方法，包括：
通过给所述串(NS0-NS3；NS8-NS11，1100)的一端(232，240)施加预充电电压(Vgidl)来对所述串的沟道(1102，1152)预充电，所述串包括多个选中的存储元件(1110，1115，1120，1125，1130，1160，1165，1170，1175以及1180)；以及
此后，通过下述操作来擦除每个选中的存储元件：给所述串的所述一端施加高于所述预充电电压的擦除电压(Verase)以将所述沟道充电为更高，同时将所述选中的存储元件的控制栅极电压配置成在相应的擦除周期中激励对所述选中的存储元件的擦除，每个所述擦除周期的开始时间(Ts)或持续时间(Tep)中的至少一个是基于所述选中的存储元件在所述串中的位置。

2.  根据权利要求1所述的方法，其中：
每个相应的擦除周期的所述开始时间和所述持续时间是基于所述选中的存储元件在所述串中的所述位置。

3.  根据权利要求1或2所述的方法，其中：
针对每个选中的存储元件，当沿所述选中的存储元件的所述串距所述串的所述一端的距离越大时，所述开始时间越迟。

4.  根据权利要求3所述的方法，其中：
随着沿所述选中的存储元件的所述串距所述串的所述一端的所述距离变大，所述开始时间以逐步更小的增量增大。

5.  根据权利要求1至4中任一项所述的方法，其中：
针对每个选中的存储元件，当沿所述选中的存储元件的所述串距所述串的所述一端的距离越大时，所述相应的擦除周期越长。

6.  根据权利要求5所述的方法，其中：
随着沿所述选中的存储元件的所述串距所述串的所述一端的所述距离变大，所述相应的擦除周期以逐步更小的增量增大。

7.  根据权利要求1至6中任一项所述的方法，其中：
所述给所述串的一端施加预充电电压通过所述串的所述一端处的选择栅极的栅极感应漏极泄漏对所述沟道充电。

8.  根据权利要求7所述的方法，其中：
针对每个选中的存储元件，相应的所述开始时间是基于所述选中的存储元件正下方的所述沟道的区域被预期为达到预定电压的时刻。

9.  根据权利要求1至8中任一项所述的方法，其中：
被配置成激励对所述选中的存储元件的擦除的所述控制栅极电压为下述电压：所述电压与所述沟道中的电压相比足够低以引起空穴从所述沟道隧穿进入所述选中的存储元件的电荷捕获区。

10.  根据权利要求1至9中任一项所述的方法，其中：
将所述控制栅极电压配置成激励擦除包括：驱动所述控制栅极电压从浮动电平或受驱电平下降到低电平。

11.  根据权利要求10所述的方法，还包括：
针对每个选中的存储元件，在所述相应的擦除周期结束时，驱动所述控制栅极电压从所述低电平升高至阻碍对所述选中的存储元件的擦除的电平，所述阻碍对所述选中的存储元件的擦除的电平与所述沟道中的电压相比足够高以阻碍空穴从所述沟道隧穿进入所述选中的存储元件的电荷捕获区。

12.  根据权利要求1至11中任一项所述的方法，其中：
所述选中的存储元件被布置在沿从所述串的所述一端离开的方向的逐步更大的组(CGD1/CGS1和CGD2/CGS2，CGD3/CGS3至CGD7/CGS7，CGD8/CGS8至CGD15/CGS15以及CGD16/CGS16至CGD31/CGS31；CGD1和CGD2，CGD3至CGD7，CGD8至CGD15，CGD16至CGD31，CGS31至CGS16，CGS15至CGS8，CGS7至CGS3，CGS2以及CGS1)中，每个所述组具有共同的开始时间或持续时间中的至少一个。

13.  一种3D堆叠式非易失性存储设备，包括：
包括多个选中的存储元件(1110，1115，1120，1125，1130，1160，1165，1170，1175以及1180)的串(NS0-NS3；NS8-NS11，1100)；以及
一个或更多个控制电路(110，112，114，116，122，128，130，132)， 为了对所述串执行擦除操作，所述一个或更多个控制电路：通过给所述串的一端(232，240)施加预充电电压(Vgidl)来对所述串的沟道(1102，1152)预充电，然后通过下述操作来擦除每个选中的存储元件：给所述串的所述一端施加高于所述预充电电压的擦除电压(Verase)以将所述沟道充电为更高，并且将所述选中的存储元件的控制栅极电压配置成在相应的擦除周期中激励对所述选中的存储元件的擦除，每个所述相应的擦除周期的开始时间(Ts)或持续时间(Tep)中的至少一个是基于所述选中的存储元件在所述串中的位置。

14.  根据权利要求13所述的3D堆叠式非易失性存储设备，其中：
每个所述相应的擦除周期的所述开始时间和所述持续时间是基于所述选中的存储元件在所述串中的所述位置。

15.  根据权利要求13或14所述的3D堆叠式非易失性存储设备，其中：
所述串为U形并且包括：在所述串的所述一端(232)处终止的漏极侧(1101)、在所述串的另一端(240)处终止的源极侧(1151)以及接合所述漏极侧和所述源极侧的背栅；
对所述串的所述沟道预充电包括：给所述串的另一端施加所述预充电电压；以及
擦除每个选中的存储元件包括：给所述串的所述另一端施加所述擦除电压。

以对字线的顺序选择对3D非易失性存储器进行擦除
技术领域
本申请要求2012年8月13日由Costa等提交的题为“Erase For 3D Non-Volatile Memory With Sequential Selection Of Word Lines”的美国临时专利申请第61/682,600号的优先权，其全部内容通过引用并入本文中。
背景技术
本发明涉及用于擦除3D非易失性存储设备中的存储单元的技术。
近来，已经提出了使用有时被称为位成本可扩展(BiCS)架构的3D堆叠式存储结构的超高密度存储设备。例如，3D NAND堆叠式存储设备可以由交替的导电层和介电层的阵列形成。在这些层中钻有存储空穴以同时限定很多存储层。然后通过使用适当的材料填充存储空穴来形成NAND串。直的NAND串在一个存储空穴中延伸，而管状或U形NAND串(P-BiCS)包括一对存储单元的竖直列，所述竖直列在两个存储空穴中延伸并且通过底部背栅而被接合。存储单元的控制栅极由导电层提供。
附图说明
在不同的附图中，具有相似附图标记的元件指代公共部件。
图1A是3D堆叠式非易失性存储设备的立体图。
图1B是图1A的3D堆叠式非易失性存储设备100的功能框图。
图2A描绘了块200的U形NAND实施方式的顶视图，作为图1A中的BLK0的示例实现方式，其示出了示例SGD线子集SGDL-SB0和SGDL-SB1。
图2B描绘了图2A的块200，其示出了示例字线子集WL3D-SB和WL3S-SB以及示例位线子集BL-SB0和BL-SB1。
图2C描绘了图2A的块200的部分210沿线220的横截面图。
图3A描绘了图2C的列C0的区域236的特写图，其示出了漏极侧 选择栅极SGD0和存储单元MC303。
图3B描绘了图3A的列C0的横截面图。
图4A描绘了图1A的块BLK0的直的NAND串实施方式480的顶视图，其示出了示例SGD线子集SGDL-SB0A和SGDL-SB1A以及示例位线子集。
图4B描绘了图4A的块BLK0，其示出了示例WL线子集WL3-SB以及示例位线子集BL-SB0A和BL-SB1A。
图4C描绘了图4A的块480的部分488沿线486的横截面图。
图5A描绘了示例擦除处理的流程图。
图5B描绘了在图5A的步骤504中可以使用的示例擦除处理的流程图。
图6A描绘了一个示例擦除操作的深度擦除状态、最终擦除状态和较高数据状态的阈值电压分布。
图6B描绘了另一示例擦除操作的软件擦除状态和较高数据状态的阈值电压分布。
图6C描绘了擦除操作中的一系列擦除脉冲和验证脉冲，其中Verase在连续的擦除验证迭代中升高。
图7A至图7F描绘了在擦除操作的擦除验证迭代的擦除部分期间的示例电压。
图7A描绘了对于双侧擦除中的位线和源极线或者对于单侧擦除中的源极线的示例电压。
图7B描绘了对于双侧擦除中的SGD晶体管和SGS晶体管或者对于单侧擦除中的SGD晶体管的示例电压。
图7C描绘了对于距NAND串的受驱端最近的控制栅极的示例控制栅极电压。
图7D描绘了对于距NAND串的受驱端最远的控制栅极的示例控制栅极电压。
图7E描绘了与图7C一致的沟道区域中的沟道电压712以及与图7D一致的沟道区域中的沟道电压714。
图7F描绘了基于从图7E的波形712中减去图7C中的波形708的沟 道区域中的隧穿电压716，以及基于从图7E的波形714中减去图7D中的波形710的沟道区域中的隧穿电压718。
图8A至图8C描绘了在擦除操作的擦除验证迭代的验证部分中的电压。
图8A描绘了位线电压800。
图8B描绘了SGS晶体管和SGD晶体管电压802。
图8C描绘了未选中的字线电压804和选中的字线电压806。
图9A描绘了针对双侧擦除的根据存储元件的位置的擦除周期的开始时间的延迟。
图9B描绘了针对双侧擦除的根据存储元件的位置的擦除周期的持续时间。
图9C描绘了针对单侧擦除的根据存储元件的位置的擦除周期的开始时间的延迟。
图9D描绘了针对单侧擦除的根据存储元件的位置的擦除周期的持续时间。
图10A描绘了使用与选择字线擦除和全部字线擦除相比的顺序字线擦除获得的均匀擦除深度。
图10B描绘了与图10A中的条形图的集合1006一致的使用与选择字线擦除和全部字线擦除相比的顺序字线擦除获得的变狭窄的Vth分布。
图11A描绘了在双侧擦除期间在U形NAND中的空穴和电子的移动。
图11B描绘了在单侧擦除期间在U形NAND中的空穴和电子的移动。
具体实施方式
可以以多个块布置3D堆叠式非易失性存储设备，其中通常一次对一个块执行擦除操作。擦除操作可以包括多个擦除验证迭代，多个擦除验证迭代被执行直到对于所述块而言验证条件满足为止(在该点处擦除操作结束)。在一种方法中，存储设备包括NAND串，该NAND串在一端具有漏极侧选择栅极(SGD)晶体管以及在另一端具有源极侧选择栅极(SGS)晶体管。选择栅极晶体管在擦除操作中起重要作用，这是因为它们用于生成用以在合理的时间帧内对NAND串的浮体进行充电的足够量的栅极感 应漏极泄漏(GIDL)电流。GIDL与选择栅极晶体管的漏极栅极电压(Vdg)成比例地增加。然而，在擦除操作期间遇到各种挑战。
存储设备中的擦除速度受充电时间显著影响，充电时间又受沟道电势、隧穿速度与GIDL电流之间的复杂交互的影响。例如，由于在串的端处的选择栅极处生成GIDL，所以预计更靠近串的端的沟道的区域充电更快。此外，在隧穿开始时会发生沿沟道的电压降落。在隧穿期间，空穴从沟道穿过隧穿层并且行进至存储元件的电荷捕获层。在那里空穴与电子重新结合以减少电荷捕获层中的电荷，从而擦除存储元件。更复杂的是，在其中形成沟道的存储空穴通常具有由于加工过程导致底部比顶部直径更小的圆柱形形状。
针对块和子块擦除提出了字线顺序选择技术，其可以例如通过使擦除分布变狭窄来改进擦除性能。一方面，按顺序、一个接一个地启动对串中的存储元件的擦除，以使得以相应的变化的擦除周期来擦除存储元件。例如，对于距串的受驱端更近的存储元件与对于距串的受驱端更远的存储元件相比可以更快地启动擦除。这为沿串的沟道的不同区域充电至公共预充电电平提供了足够的时间。对于距串的受驱端越来越远的存储元件，可以通过增加更小的增量来增加开始时间。
另一方面，使用不同的擦除周期，以使得对于距串的受驱端更近的存储元件与对于距串的受驱端更远的存储元件相比，擦除周期更短。也可以结合这两方面。各种其他方面会由于以下论述而变得明显。字线顺序选择技术的性能优于诸如选择字线擦除(在选择字线擦除中，一次擦除一个字线)和全部字线擦除(在全部字线擦除中，以同一擦除周期擦除全部字线)的其他擦除技术。
擦除技术可以用于擦除存储元件的整个块或者擦除在存储元件的集合中的存储元件的一个或更多个子集。例如，子集可以是与公共位线、公共SGD线或公共字线关联的存储元件的组。可以在其满足验证条件(例如具有不大于最大容许量的失败位)时对每个子集进行抑制。失败位可以是在给定擦除验证迭代中未通过验证测试的存储元件，例如，其Vth未低于Vv_erase的存储单元。
优点包括变紧密的擦除分布、提高的擦除速度以及改进的沟道电势升压，并且提高了选择栅极晶体管(选择器件)的可靠性。
图1A是3D堆叠式非易失性存储设备的立体图。存储设备100包括 衬底101。衬底上是存储单元的示例块BLK0和BLK1以及具有用于由块来使用的电路的外围区域104。衬底101还可以承载所述块下的电路以及沿导电路径被图案化以承载电路的信号的一个或更多个下部金属层。所述块形成在存储设备的中间区域102中。在存储设备的上部区域103中，一个或更多个上部金属层沿导电路径被图案化以承载电路的信号。每个块包括存储单元的堆叠区，其中堆叠的交替电平表示字线。在一种可能的方法中，每个块具有相对的分层的侧面，竖直触点从所述侧面向上延伸至上部金属层以形成至导电路径的连接。尽管以两个块为例进行描述，但是可以使用沿x方向和/或y方向延伸的附加块。
在一种可能的方法中，平面沿x方向的长度表示至字线的信号路径在所述一个或更多个上部金属层中延伸的方向(字线方向或SGD线方向)，平面沿y方向的宽度表示至位线的信号路径在所述一个或更多个上部金属层中延伸的方向(位线方向)。z方向表示存储设备的高度。
图1B是图1A的3D堆叠式非易失性存储设备100的功能框图。存储设备100可以包括一个或更多个存储器管芯108。存储器管芯108包括存储元件的3D(三维)存储器阵列126，该存储器阵列126例如包括块BLK0和BLK1、控制电路110以及读/写电路128。存储器阵列126通过字线经由行解码器124以及通过位线经由列解码器132可寻址。读/写电路128包括多个感测块130(感测电路)，并且使得能够对一页存储元件并行地读取或编程。通常，控制器122与所述一个或更多个存储器管芯108包括在同一存储设备100(例如，可移除存储卡)中。命令和数据经由线路120在主机与控制器122之间以及经由线路118在控制器与所述一个或更多个存储器管芯108之间传输。
控制电路110与读/写电路128配合以对存储器阵列126执行存储操作，并且控制电路110包括状态机112、片上地址解码器114以及电力控制模块116。状态机112提供对存储操作的芯片级控制。片上地址解码器114提供由主机或存储控制器使用的地址与由解码器124和132使用的硬件地址之间的地址接口。电力控制模块116控制在存储操作期间被供应至字线和位线的电力和电压。电力控制模块116可以包括用于字线层和字线层部分的驱动器、漏极侧和源极侧选择栅极驱动器(例如，称为存储单元的串(例如NAND串)的漏极侧和源极侧或端)以及源极线。在一种方法中，感测块130可以包括位线驱动器。
在一些实现方式中，可以将部件中的一些部件进行组合。在各种设计 中，可以将除存储器阵列126之外的部件中的一个或更多个部件(单独地或组合地)视作至少一个控制电路。例如，控制电路可以包括下述中的任一项或其组合：控制电路110、状态机112、解码器114/132、电力控制模块116、感测块130、读/写电路128和控制器122等。
在另一实施方式中，非易失性存储系统使用双行/列解码器以及读/写电路。各个外围电路对存储器阵列126的访问在该阵列的相对侧以对称方式来实现，以使得每侧的访问线路和电路的密度降低一半。因此，将行解码器分成两个行解码器，将列解码器分成两个列解码器。类似地，将读/写电路分成从阵列126的底部连接至位线的读/写电路以及从阵列126的顶部连接至位线的读/写电路。以这种方式，将读/写模块的密度降低一半。
还可以使用除NAND闪存存储器之外的其他类型的非易失性存储器。
图2A描绘了块200的U形NAND实施方式的顶视图，作为图1A中的BLK0的示例实现，其示出了示例SGD线子集SGDL-SB0和SGDL-SB1。该图表示堆叠中的多个字线层中的代表层。还参照图2C，堆叠包括交替的介电层和导电层。介电层包括D0至D5，并且可以由例如SiO2制成。导电层包括：作为背栅层的BG；形成字线层的WL0至WL3，例如在所述层中至存储单元的控制栅极的导电路径；以及形成选择栅极层的SG，例如至NAND串的选择栅极晶体管的控制栅极的导电路径。图2A的字线层可以表示例如WL0至WL3中的任一个。导电层可以包括例如掺杂的多晶硅或金属硅化物。可以给背栅施加5V至10V的示例电压以保持连接漏极侧列与源极侧列的导通状态。
对于每个块，将字线层划分成两个字线层部分202和204。每个块包括缝隙图案。缝隙是指例如在堆叠中通常从在底部的蚀刻终止层竖直延伸至堆叠的至少顶层的空隙。可使用绝缘材料填充该空隙以使字线层部分彼此绝缘。缝隙206是单个连续缝隙，其在块中以之字形图案延伸以使得块被划分成彼此绝缘的两个部分202和204。因为可以独立地驱动字线层部分，所以该方法可以提供在控制存储单元时的更大的灵活性。
每个块包括用圆表示的若干行柱状物，例如竖直的存储空穴或存储柱。每行表示附图中的列的竖直组。存储空穴在堆叠中竖直延伸，并且包括诸如竖直NAND串中的存储单元。存储单元沿线220的示例列包括C0至C11。该图表示简化情况，通常使用在图中左右延伸的尽可能多行的存储空穴。此外，附图未必按比例。可以以子集(例如子块)来布置存储单 元的列。
存储单元的子集可以具有不同的类型，诸如WL子集、SGD线子集和BL子集。
图2B描绘了图2A的块200，其示出了示例字线子集WL3D-SB和WL3S-SB以及示例位线子集BL-SB0和BL-SB1。该示例假定描绘WL3层。WL3S-SB是与每个U形NAND串的源极侧的一个(例如恰好一个)存储单元通信的字线层或字线层部分，WL3D-SB是与每个U形NAND串的漏极侧的一个(例如恰好一个)存储单元通信的字线层或字线层部分。
可以独立地防止每个子集被擦除。例如，可以通过浮动WL的电压来独立地防止WL子集被擦除。可以通过将SGD线的电压设置为抑制擦除的足够高(但低于选中的BL偏置)的电平来独立地防止SGD线子集被擦除。如果Vdg足够小而不能生成用以对未选中的沟道充电的GIDL，则可以防止未选中的SGD线子集被擦除。相似地，可以通过将BL的电压设置为抑制擦除的足够低的电平来独立地防止BL子集被擦除。用语“抑制擦除”等是指例如基本上防止或不激励擦除。本文中所使用的“子集”总体上指代真子集。当但A≠B时，子集“A”是集合“B”的真子集。也就是说，A包含一个或更多个单元(它们也被包含在B中)，但是A没有包含B中的所有单元。A包含比B少的存储单元。相同类型的子集通常彼此不同并且不包含公共单元。不同类型的子集可以包含一个或更多个公共单元。
在使用U形NAND串时，每个SGD线子集可以包括存储单元的列的两个相邻行。在子集中，相邻行被缝隙分隔开。在缝隙的单侧的存储单元的列是NAND串的漏极侧列(如图2C中的C0、C3、C4和C7)，在缝隙的另一侧的存储单元的列是NAND串的源极侧列(例如图2C中的C1、C2、C5和C6)。应当注意，两个漏极侧列之间的两个源极侧列的图案沿y方向重复。
字线驱动器可以向字线层部分202和204独立地提供信号(诸如电压波形)。
附图不按比例并且未示出所有的存储器列。例如，更实际的块可以如所示沿y方向具有12个存储器列，但是沿x方向具有很大数目的(诸如32k个)存储器列，块中总共具有384k个存储器列。对于U形NAND串，该示例中设置了192k个NAND串。对于直的NAND串，该示例中设置 了384k个NAND串。假设每列具有四个存储单元，则集合中具有总计384k×4＝1,536k或1,536,000个单元。
以下结合图3A进一步描述块200的部分210。
图2C描绘了图2A的块200的部分210沿线220的横截面图。在多层堆叠中描绘存储单元的列C0至C7。堆叠230包括衬底101、衬底上的绝缘膜250以及在绝缘膜上的作为导电层的背栅层BG。在背栅的、比U形NAND串的存储单元的若干对的列低的部分设置有沟槽。在沟槽中还设置有被设置成列以形成存储单元的材料层，使用半导体材料填充沟槽中的剩余空间以提供连接列的连接部分263至266。背栅从而连接每个U形NAND串的两个列。例如，NS0(NS＝NAND串)包括列C0和C1以及连接部分263。NS0具有漏极端232和源极端240。NS1包括列C2和C3以及连接部分264。NS1具有漏极端244和源极端242。NS2包括列C4和C5以及连接部分265。NS3包括列C6和C7以及连接部分266。
源极线SL0连接至两个相邻存储器串NS0和NS1的源极端240和242。源极线SL0还连接至沿x方向在NS0和NS1之后的存储器串的其他集合。注意，在堆叠230中的附加U形NAND串在横截面图中描绘的U形NAND串之后(例如沿x轴)沿SGD线方向延伸。U形NAND串NS0至NS3分别位于不同的SGD线子集中，但是位于共同的BL子集中。
还描绘图2A的缝隙部分206作为示例。在横截面中可以看到多个缝隙部分，其中每个缝隙部分位于U形NAND串的漏极侧列与源极侧列之间。还描绘位线BL0的部分。
如以下进一步讨论的，短虚线描绘存储单元和选择栅极晶体管。在图3A中更详细地示出堆叠的区域236。
图3A描绘了图2C的列C0的区域236的特写图，其示出了漏极侧选择栅极晶体管SGD0和存储单元MC303。该区域示出了介电层D3至D5的部分以及导电层WL3和SG的部分。每列包括沿列的内壁沉积的多个层。这些层可以包括例如使用原子层沉积技术而沉积的氧化物-氮化物-氧化物层和多晶硅层。例如，可以沉积块氧化物(BOX)作为层296，可以沉积氮化物(例如作为电荷捕获层(CTL)的SiN)作为层297，可以沉积隧道氧化物(TNL)作为层298，可以沉积多晶硅体或沟道(CH)作为层299，以及可以沉积型芯填料电介质作为区域300。遍及所述列类似地形成附加存储单元。
在对存储单元编程时，将电子存储在CTL的、与存储单元关联的部分中。例如，在MC303的电荷捕获层297中用“-”符号表示电子。这些电子从沟道并且通过TNL被汲取到CTL中。存储单元的阈值电压与存储的电荷量成比例地增加。
在擦除操作期间，如以下进一步论述的，沟道中的电压由于栅极感应漏极泄漏(GIDL)而升高，然后将一个或更多个选中的字线层的电压降落至低电平(诸如0V)以跨TNL产生电场，该电场使得空穴从存储单元的本体注入到CTL中，导致朝向擦除验证电平Vv-erase的大的Vth降级。如以下进一步讨论，可以以连续迭代重复这一过程直至验证条件满足。对于未选中的字线，字线浮动保持在高电平以使得跨TNL的电场相对较小，并且不发生或发生很小的空穴隧穿。未选中的字线的存储单元将经受很小的Vth降级或不经受Vth降级，并且因此，未选中的字线的存储单元将不被擦除。
图3B描绘了图3A中的列C0的横截面图。在一种可能的方法中，除呈圆柱形的型芯填料之外每层是环形的。
图4A描绘了图1A的块BLK0的直的NAND串实施方式480的顶视图，其示出了示例SGD线子集SGDL-SB0A和SGDL-SB1A。在该配置中，NAND串仅具有一列，并且源极侧选择栅极在列的底部(而非如U形NAND串中在列的顶部)。此外，给定级别的块具有被连接至层的存储单元中的每一个存储单元的一个字线层。例如，图4B描绘了图4A的块BLK0，其示出了示例WL线子集WL3-SB以及示例位线子集BL-SB0A和BL-SB1A。还可以使用许多缝隙(例如示例缝隙482)。这些用绝缘材料填充的缝隙被用于制造过程，以便在通过湿蚀刻移除无掺杂多晶硅层以及沉积电介质以形成交替的介电层时对堆叠提供结构支撑。虚线486延伸通过列C12至列C17。在图4C中示出了部分488沿线486的横截面图。
图4C描绘了图4A的块480的部分488沿线486的横截面图。在多层堆叠中描绘了与NAND串NS8至NS11对应的存储单元的列。堆叠490包括衬底101、衬底上的绝缘膜250以及源极线SL0A的部分。注意，在SGD线子集中的附加直的NAND串在横截面图中描绘的NAND串之前和之后延伸(例如沿x轴)。NS8具有源极端494和漏极端492。还使用其他缝隙描绘图4A的缝隙482。还描绘了位线BL0A的部分。虚线描绘了存储单元和选择栅极晶体管。可以用U形或直的NAND来使用本文描述的擦除技术。
图5A描绘了示例擦除处理的流程图。步骤500对存储元件的集合(例如块或子块)开始擦除操作。对要被擦除的每个存储元件设定状态＝未抑制。通常，可以选中所有存储元件或存储元件中的仅一部分存储元件要被擦除。在串中的存储元件中的仅一部分存储元件要被擦除时，例如，存储元件可以彼此相邻和/或不相邻。此外，可以将端存储元件视为不经受擦除的伪存储元件。
可以针对每个存储元件或字线维持状态数据，该状态数据表示存储元件或字线是具有“抑制”的状态还是“未抑制”的状态，“抑制”的状态表示该存储单元或字线在擦除操作的连续的擦除迭代的擦除部分期间被抑制以防止被进一步擦除，“未抑制”的状态表示该存储元件或字线在擦除操作的连续的擦除迭代的擦除部分期间没有被抑制以防止被进一步擦除(也就是说，存储元件或字线要继续经受擦除)。可以通过例如片上控制电路110或片外控制器122来维持状态数据，并且可以基于每个擦除迭代的验证测试的结果来更新状态数据。还可以针对每个子集维持状态数据，以使得可以独立地抑制或不抑制子集。
在步骤502中初始化Verase，Verase为在单侧擦除操作中被施加至位线的或者在双侧擦除操作中被施加至位线和源极线二者的峰值电压。还参照图6C。在步骤504中，对具有状态＝未抑制的存储元件执行擦除迭代，以使得这些存储元件经受擦除。还结合图5B描述示例擦除迭代。在步骤506中，对具有状态＝未抑制的存储元件进行验证测试。该验证测试指出哪些存储单元具有低于验证电压Vv_v_erase的Vth。当存储元件的Vth低于Vv_v_erase时认为该存储元件通过验证测试，并且当存储元件的Vth不低于Vv_v_erase时认为该存储元件未通过验证测试。可以设置表示未通过验证测试的存储元件的数量的失败位计数。或者，可以设置表示通过验证测试的存储元件的数量的通过位计数。在步骤508中，对通过验证测试的存储元件设定状态＝抑制。
在判定步骤510中，确定对于存储元件的集合而言验证条件是否满足。例如，当存在有≤N个失败位(其中N是自然数)时可以验证条件满足。例如，N可以是集合中的存储单元的总数的1％至10％。如果在判定步骤510中所述条件成立，则擦除操作在步骤514中成功地结束。当擦除存储元件的子集时，N可以基于子集(例如，WL子集、SGD线子集或BL子集)的类型而变化。如果在判定步骤510中所述条件不成立，则在判定步骤512中确定是否满足Verase＝Verase_max，其中Verase_max为 最大容许擦除电压。为了避免损坏，将该电压限制为最大。如果在判定步骤512中所述条件成立，则擦除操作在步骤520中未成功地结束。如果在判定步骤512中所述条件不成立，则在步骤516中将Verase升高并且在步骤504中执行下一擦除迭代。
图5B描绘了在图5A的步骤504中可以使用的示例擦除处理的流程图。擦除处理可以在单侧擦除中给串的单侧施加擦除电压，擦除处理可以在双侧擦除中给串的双侧施加擦除电压。步骤520和步骤522涉及双侧擦除而步骤524和步骤526涉及单侧擦除。步骤528和步骤530为单侧擦除和双侧擦除共有。在步骤520中，从位线端和源极线端开始对沟道预充电。例如，这可以包括设定Vbl＝Vsl＝Vgidl，并且使控制栅极浮动或驱动控制栅极位于阻碍擦除的电平。Vbl是位线电压，Vsl是选择线电压以及Vgidl是预定的电压电平。对关于Vbl和Vsl的更多细节，参照图7A从t1至t3。对关于控制栅极电压的更多细节，参照图7D和图7F从t1至t3。在步骤522中，开始从位线端和源极线端进一步对沟道充电。例如，这可以包括设定Vbl＝Vsl＝Verase，其中Verase>Vgidl。对进一步的细节，参照图7A从t3至t14。
可替代地，在单侧擦除中，在步骤524中，开始从位线端对沟道预充电。例如，这可以包括设定Vbl＝Vgidl并且Vsl＝2V，并且浮动或驱动控制栅极位于阻碍擦除的电平。Vsl被偏置略高于Vsgs以反偏置SGS接合点，从而关断SGS晶体管并且辅助用GIDL电流对沟道充电。对关于Vbl和Vsl的更多细节，参照图7A从t1至t3。对关于控制栅极电压的更多细节，参照图7D和图7F从t1至t3。在步骤526中，开始从位线端对沟道进一步充电，例如作为示例通过设定Vbl＝Verase(参见图7A从t3至t14)同时维持Vsl＝Vera-Vgidl+2＝14V。例如，当Vbl升压至20V(Verase)，Vsgd＝12V，Vsgs＝12V并且Vsl＝14V时。升高Vsgs和Vsl二者以防止SGS晶体管中发生穿通现象。
在共有步骤中，在步骤528中在相应的开始时间开始擦除存储元件，该开始时间是基于存储元件的位置。例如，这可以包括将存储元件的控制栅极电压配置成激励擦除的电平，例如，驱动控制栅极电压从浮动电平或受驱电平下降至低电平例如0V。对于有关CGD1/CGS1(双侧擦除)或CGD1(单侧擦除)的控制栅极电压的更多细节，参照图7D从t3至t9。这些是距串的受驱端最近的控制栅极。对于有关CGD31/CGS31(双侧擦除)或CGD1(单侧擦除)的控制栅极电压的更多细节，参照图7F从t5 至t12。这些是距串的受驱端最远的控制栅极。
步骤530用于例如通过将存储元件的控制栅极电压配置在阻碍擦除的电平来在相应的擦除周期的相应结束时间处停止擦除存储元件，该擦除周期是基于存储元件的位置。这可以包括例如驱动控制栅极电压从低电平升高到更高电平。对于有关CGD1/CGS1(双侧擦除)或CGD1(单侧擦除)的控制栅极电压的更多细节，参照图7D从t9至t14。对于有关CGD31/CGS31(双侧擦除)或CGD1(单侧擦除)的控制栅极电压的更多细节，参照图7F从t12至t14。
图6A描绘了一个示例擦除操作的深度擦除状态、最终擦除状态和较高数据状态的阈值电压分布。可以对存储元件进行编程以使得其阈值电压位于表示数据状态的相应范围内。首先，执行将存储元件中的所有存储元件置于擦除状态(E)的擦除操作。随后，可以将存储元件中的一些存储元件编程为诸如用以表示A数据状态、B数据状态或C数据状态的更高的阈值电压。
x轴表示阈值电压，y轴表示存储元件的数量。在该示例中，存在四种数据状态(均用阈值电压分布表示)：初始(深度)擦除状态分布600、软件编程擦除状态(E)分布602、A状态分布604、B状态分布606以及C状态分布608。还可以使用具有附加数据状态(例如八种或十六种数据状态)的存储设备。在存储元件通常被过擦除、通过擦除状态分布602的擦除操作之后，实现了分布600。在擦除操作中，在其源极端和/或漏极端处给NAND串施加一个或更多个擦除脉冲，直到被擦除的存储元件的阈值电压过渡至低于擦除验证电平Vv_erase为止，在一种方法中该擦除验证电平Vv_erase可以为0V或接近0V。当对于块完成擦除操作时，可以执行以下软件编程操作：诸如经由字线给存储元件的控制栅极施加一个或更多个正电压脉冲，以将在分布600中接近或低于软件编程(SPGM)验证电平Vv_spgm的存储元件中的一些存储元件或全部存储元件的阈值电压增加至擦除状态分布602。
例如，可以对存储元件的一小部分进行软件编程以使其具有高于Vv_spgm的Vth，在该点处软件编程结束，而使其他存储元件中的大多数具有接近但低于Vv_spgm的Vth。Vv_spgm通常高于或等于Vv_erase。软件编程操作有利地产生狭窄的擦除状态分布602。当完成软件编程操作时，可以通过分别使用验证电平VvA、VvB以及VvC来发生编程至更高的数据状态，诸如至状态A、B以及C。随后的读取操作可以使用电平 VreadA、VreadB以及VreadC。
图6B描绘了另一示例擦除操作的软件擦除状态和较高数据状态的阈值电压分布。在该方法中，在软件擦除之后达到擦除状态分布610。在一个选项中，不执行软件编程。在图6A和图6B中，Vv_erase可以相同或不同。
作为示例，本文所论述的顺序字线擦除技术可以用于图6A和图6B的擦除处理中。
图6C描绘了擦除操作中的一系列擦除脉冲和验证脉冲，其中Verase在连续的擦除验证迭代中升高。波形620表示许多擦除验证迭代EV0、EV1、EV2……。每个擦除验证迭代包括擦除脉冲611至615以及后面的幅度为Vv_erase的验证脉冲(诸如619)。擦除脉冲具有两个电平。第一电平是Vgidl，第二电平是Verase。在该示例中，Verase在每个迭代中以步长Verase_step升高，以使得擦除脉冲611具有峰值幅度Verase0，擦除脉冲612具有峰值幅度Verase1，擦除脉冲613具有峰值幅度Verase2，擦除脉冲614具有峰值幅度Verase3，而擦除脉冲615具有峰值幅度Verase_max(Verase的最大允许电平)。在这种情况下，在擦除操作中相对较快地达到最大擦除电压。在每个擦除脉冲中，Vgidl可以固定或变化，例如通过随着每个擦除脉冲而升高。每个擦除脉冲与图7A中时刻t1至t15的波形对应。
图7A至图7F描绘了在擦除操作的擦除验证迭代的擦除部分期间的示例电压。
擦除操作可以包括多个擦除验证迭代，例如诸如结合图6C论述的EV0、EV1、EV2……。每个擦除验证迭代可以包括擦除部分(或迭代)以及接着的验证部分(或迭代)。此外，每个擦除部分可以包括多个电平。在一种方法中，使用双电平擦除部分。此外，擦除操作可以包括单侧擦除或双侧擦除。单侧擦除经由位线向NAND串的漏极端施加电压以对NAND串充电，而NAND串的源极端不用于对NAND串充电。双侧擦除经由漏极端和源极端二者对NAND串充电。双侧擦除或两侧擦除比单侧擦除更快但是要求更大的芯片尺寸。通常，擦除部分可以包括预充电阶段(t1至t3)和擦除阶段(t3至t14)。
图7A至图7F具有公共的时间轴，但是时间增量未必等间隔并且附图未必按比例。此外，提供的电压电平仅是示例，可以使用其他值。
图7A描绘了对于双侧擦除中的位线和源极线或者对于单侧擦除中的源极线的示例电压。
选中的位线或源极线与具有在当前擦除迭代中要被擦除的存储元件的一个或更多个NAND串通信。波形700描绘了Vbl和Vsl(双侧擦除)，或者Vbl(单侧擦除)初始为0V(Vss)，然后从t2至t3升高至Vgidl(例如，8V)，然后从t3至t14升高至Verase(例如，20V)，然后返回至0V。波形702表示Vsl(单侧擦除)，Vsl从t3至t14升高至例如Vsl＝Vera-Vgidl+2＝14V，并且在其他时刻被设置在例如2V。
当Vbl位于Vgidl时，在SGD漏极边缘生成空穴以使得从NAND串的位线端对沟道充电。相似地，当Vs1位于Vgidl时，在SGS漏极边缘生成空穴以使得还从NAND串的源极线端对沟道充电。Vgidl是位于或高于用于创建GIDL的最小电压的电压。当Vbl被升高至Verase时，从位线端继续对沟道充电。相似地，当Vsl被升高至Verase时，从源极线端继续对沟道充电。
图7B描绘了对于双侧擦除中的SGD晶体管和SGS晶体管或者对于单侧擦除中的SGD晶体管的示例电压。从t2至t3，Vbl位于8V，Vsgd和/或Vsgs位于0V，SGD晶体管和/或SGS晶体管的接合点被反向偏置在Vgidl(Vbl和/或Vsl与Vsgd之间的电势差)。因此，在靠近位线和/或源极线接合点处生成电子空穴对。电子通过电场被扫除并且在位线端子和/或源极线端子处被收集；而空穴漂移至沟道并且辅助对沟道充电。也就是说，电子朝向高电势(例如，位于BL或SL)漂移，而空穴朝向低电势漂移。给定足够长的预充电时间，沟道会被升压至接近Vgidl。
从t3至t14(波形706)，Vsgd和/或Vsgs(选中的串)被升高至Verase-Vgidl(例如，20-8＝12V)。因为Vbl和/或Vsl此时被升高至Verase，所以SGD晶体管和/或SGS晶体管的接合点仍被反偏置位于Vgidl(因为Verase-(Verase-Vgidl)＝Vgidl)。因此，继续生成电子空穴对并且沟道被充电至更高电势。
对于未选中的串(波形704)，Vsgd和/或Vsgs被升高至Verase-Vrev(例如，20-2＝18V)。Vrev是对选择栅极维持的反向偏压(例如2V)。对于未选中的串的单侧擦除，Vsgd被升高至Verase-Vrev(例如，20-2＝18V)。
图7C描绘了对于距NAND串的受驱端最近的控制栅极的示例控制栅极电压。描绘了波形708。也作为字线电压的控制栅极电压从t2至t3 被浮动或驱动于例如8V的电平，从t5至t9被驱动降低到低电平例如0V，并且从t10至t14再次被升高至更高电平(例如12V)。在擦除周期中，控制栅极电压从t2至t3和从t10至t14被配置成位于阻碍对关联的存储元件的擦除的电平，而控制栅极电压从t5至t9被配置为位于激励对关联的存储元件的擦除的电平。为了激励擦除，沟道电压应该足够高于控制栅极电压，例如，位于或高于阈值差，这激励空穴隧穿进入存储元件的电荷捕获层。
控制栅极电压通常可以位于贯穿擦除操作通过GIDL激励对沟道充电的电平。例如，控制栅极电压从t2至t3可以被浮动或驱动在要将存储单元的接合点上施加的反向偏压应力最小化的电平(例如8V)。具体地，在将Vbl偏置在8V来对沟道预充电时，最大沟道电势为8V。如果将Vwl偏置在8V时，则存储单元的接合点要到0V。因为最大沟道电势为8V，所以沟道电势不足够高来擦除存储单元。因此，那时将Vwl偏置在8V来将存储单元的接合点上的反向偏压应力时间最小化。即使对关联的存储元件的擦除被阻碍，从t9至t14的控制栅极电压还被浮动或被足够大以在控制栅极的选通接合点处生成GIDL的电平(例如12V)驱动。例如，如果Vbl＝20V以及Vcg＝12V，则选通接合点偏压为8V，8V足够大以在不引起进一步擦除的情况下生成GIDL。
如所示控制栅极电平在擦除周期之前可能低于擦除周期之后(例如，8V对比12V)，以避免当沟道电势为低时会发生的对存储元件的软件编程。具体地，由于沟道的不同区域距串的受驱端的距离以及当隧穿开始时发生的沟道中的电势降落，沟道的不同区域以不同速率充电。为了处理该问题，可以基于控制栅极在串中的位置来不同地配置每个控制栅极电压或字线电压，以阻碍和激励对关联的存储元件的擦除。也就是说，可以基于存储元件在存储元件的序列中的位置来使擦除周期的时间选择适应于每个存储元件，擦除周期的时间选择包括开始、持续时间以及结束。这使得能够对每个存储元件擦除共同的量以提供狭窄的Vth分布(还参照图10B)。
在一种方法中，距串的受驱端最近的控制栅极将具有擦除周期的第一个开始时间以及最短的擦除周期，并且距串的受驱端最远的控制栅极将具有擦除周期的最后一个开始时间以及最长的擦除周期。基本上，根据观察可知，距串的受驱端最近的控制栅极最容易被擦除，而距串的受驱端最远的控制栅极最难被擦除。距离指的是沿串的距离。
对于从两端被驱动(双侧擦除)的U形NAND串，最顶部的存储元件(与CGD1/CGS1关联)可以首先开始擦除并且具有最短的擦除周期，而最底部的存储元件(与CGD31/CGS31关联)可以最后开始擦除并且具有最长的擦除周期。中间的存储元件沿从串端离开的方向具有成比例地更晚的开始时间以及更长的擦除周期。尽管擦除周期被偏移，但其通常至少部分地交叠。在示例实现方式中，假定存在有32个字线和关联的控制栅极，控制栅极从顶部到底部在漏极侧上被标号为CGD0至CGD31，在源极侧上被标号为CGS0至CGS31(还参照图11A)。此外，假定CGD0和CGS0是不被擦除的伪存储元件的控制栅极。然后，在一种方法中，在擦除操作中涉及CGD1至CGD31以及CGS1至CGS31。
对于双侧擦除，CGD1距受驱位线端最近以及CGS1距源极线端最近，而CGD31距受驱位线端最远以及CGS31距源极线端最远。对于单侧擦除，CGD1距受驱位线端最近而CGS1距受驱位线端最远。
对于仅从位线端被驱动(单侧擦除)的U形NAND串，在漏极侧上的最顶部的存储元件(与CGD1关联)可以首先开始擦除并且具有最短的擦除周期，而在源极侧上的最顶部的存储元件(与CGS1关联)可以最后开始擦除并且具有最长的擦除周期。中间的存储元件沿从位线端离开的方向具有成比例地更晚的开始时间和更长的擦除周期。
在擦除周期中可以涉及比所有的控制栅极更少的控制栅极。例如，在擦除操作中可以涉及相邻的和/或不相邻的控制栅极。
另一方面，字线可以基于其位置接收不同的控制栅极偏压。
注意，因为每个控制栅极电连接至相应的字线，所以控制栅极电压与相应的字线电压相同。
图7D描绘了对于距NAND串的受驱端最远的控制栅极的示例控制栅极电压。描绘了波形710。对于双侧擦除，擦除周期在最远的控制栅极(CGD31/CGS31)被驱动至低电平时的时刻t7(或t6)处开始，并且擦除周期在CGD31/CGS31被驱动回升至更高电平时的时刻t12(或t13)处结束。对于单侧擦除，擦除周期在最远的控制栅极(CGS1)被驱动至低电平时的时刻t7(或t6)处开始，并且擦除周期在CGS1被驱动回升至更高电平时的时刻t12(或t13)处结束。
对于在最近的控制栅极与最远的控制栅极中间的控制栅极，关联的控制栅极电压处于波形708以及波形710的分别针对最近的存储元件情况和 最远的存储元件情况的电压之间。
对于未选中的字线，可以将控制栅极浮动或在更高偏压(例如12V)驱动。如果沟道电势在擦除期间达到20V，则WL被偏置在12V。因此，数据WL的选通接合点处要到8V，8V足够大以生成GIDL以加速对沟道充电。在预充电阶段期间，未选中的WL被偏置在与Vbl偏压相同的Vgidl。唯一不同的是对未选中的WL偏置不存在Vss步骤。
图7E描绘了与图7C一致的沟道区域(部分)中的沟道电压712以及与图7D一致的沟道区域中的沟道电压714。如所指出，与不同存储元件关联的沟道的不同区域在擦除处理中在给定时刻可以具有不同电势。电势可以基于各种因素在沟道的不同区域动态地变化。当Vbl和Vsl被升高至Vgidl时，由于源自GIDL的空穴生成，沟道开始被升压至接近于Vgidl的预定电平。基本上，如果给定足够的预充电时间，则Vch＝Vgidl。此处，波形712表明针对最近的控制栅极的沟道区域，Vch在时刻t3处达到Vgidl，以及波形713表明针对最远的控制栅极的沟道区域，Vch在时刻t5处达到Vgidl。
基于沟道区域沿串的相对位置，沟道的每个区域在略微不同的时刻达到预定电平。因而，擦除周期的开始时间不同。CGD1/CGS1的沟道区域首先达到预定电平，接着CGD2/CGS2的沟道区域等达到预定电平。CGD2/CGS2的沟道区域的电势小于CGD1/CGS1的沟道区域的电势。当数据字线的更多个控制栅极被降低到Vss时，在其选通接合点处生成附加空穴来帮助加速对沟道充电。
因而，距串的受驱端越远，在每个字线层之间驱动控制栅极至Vss的延迟越小。当希望选中的数据字线的存储元件达到其擦除电平时(例如，针对最近的控制栅极在t9处，针对最远的控制栅极在t12处)，将其控制栅极偏置在例如12V的电平(Vgidl')。沟道电势与Vgidl'之间的差应该足够大以在选通接合点处生成GIDL；同时该差应该足够小以避免擦除存储元件。因此，避免了对选中的数据WL的过擦除。还避免了不必要的距受驱端较远的存储元件的擦除速度的降低。在数据WL达到被偏置在Vgidl'的数据WL的擦除电平的情况下，可能不会观测到多个局部电势降落。
交替的双侧WL顺序选择方法使未选中的数据WL浮动而不是将其偏置在Vgidl'。在这种情况下，当数据WL达到其擦除电平时，数据WL开始浮动。即使在擦除期间无法避免多个局部电势降落，也可以将其最小 化。由于多个局部电势降落，因而预计距受驱端较远的数据WL具有较慢的擦除速度。因而，对于距受驱端较远的数据WL预计有较长的擦除周期。
对于单侧擦除，在擦除期间将未选中的WL偏置在Vgidl'而不是使其浮动。与两侧WL顺序选择擦除的差异为首先仅在SGD的选通接合点处生成GIDL电流。空穴流动至SL方向而不是流动至底部层以对沟道充电；而电子被扫除至BL。WL顺序选择为沿BL或串的漏极侧从顶部层到底部层，并且然后沿SL或串的源极侧从底部层至顶部层。在双侧WL顺序选择方法中，WL选择为逐层地从顶部到底部。沿BL侧和SL侧二者的对称行为导致同时选中同一层的WL。由于沿沟道的多个局部电势降落，因而预计距SL近、距受驱位线端远的存储单元具有慢的速度。
在块和子块擦除处理中使用WL顺序选择方法的情况下，由于在数据WL的选通接合点处生成空穴以加速对沟道充电，因而预计擦除速度变得更快；由于对多个局部电势降落效应的最小化，因而预计擦除分布变得更小；以及预计选择栅极对GIDL电流的需求变得更宽松，这可以有助于对沟道电势进行升压以减小Vpgm干扰，并且可以提高选择器件的可靠性。
在一种方法中，擦除周期可以在Vch被预计达到预定电平时开始。期望的是，当存储元件的相应沟道区域达到共有电势时对存储元件开始擦除周期以提供狭窄的Vth分布。
当对于最近的控制栅极(波形712)Vch达到Vgidl时，随着GIDL继续，当Vbl/Vsl被升压更高至Verase时Vch被升压更高。Vch被升压至大约Verase的电平。对于最近的控制栅极(波形712)Vch与对于最远的控制栅极(波形714)相比更快达到Verase。最远的控制栅极(波形714)的Vch初始地从t8至t9在Vgidl与Verase之间的电平(例如14V)达到稳定水平。这是由于多个局部电势降落，例如由于空穴隧穿进入与距受驱串端更近的存储元件关联的电荷捕获层区域。
最终，对于最远的控制栅极，充足数量的空穴行进至沟道区域，从而使得Vch达到Verase。注意，图7E的波形是对发生在沟道中的动态变化的简化。当沟道区域的Vch位于或高于阈值差(例如8V)时，针对沟道区域来激励GIDL。
当Vbl和Vsl在时刻t15处从Verase降低到0V时，沟道电势也返回 至0V。
对于在最近的控制栅极与最远的控制栅极中间的存储元件，关联的Vch处于波形712以及波形714的分别针对最近的存储元件情况和最远的存储元件情况之间。
图7F描绘了沟道区域中的基于从图7E的波形712中减去图7C中的波形708而得到的隧穿电压716，以及沟道区域中的基于从图7E的波形714中减去图7D中的波形710而得到的隧穿电压718。隧穿电压是存储元件的沟道控制栅极电压。如所提及的，为了激励擦除，沟道电压应该足够大于控制栅极电压，例如位于或高于阈值差，这激励空穴隧穿进入存储元件的电荷捕获层。作为示例，假定该阈值差为12V。因而，当Vch-Vcg>12V时发生隧穿。因为Vch可以针对不同沟道区域而变化，所以在擦除处理中，在给定时刻隧穿电压也可以针对不同存储元件而变化。
参照波形716，初始地从t0至t3，Vch-Vcg为负。在最近的控制栅极被驱动至0V时的t4处，Vch-Vcg增加到12V以上。Vch-Vcg在t6处由于Vch的增大而进一步增大至大约20V。在最近的控制栅极被驱动至12V时的t9至t10处，Vch-Vcg从20V减小至8V。因而，与最近的控制栅极关联的存储元件的隧穿从大约t4至t9发生，t4至t9为擦除周期。在t14至t15处Vch-Vcg从8V减小至0V。
参照波形718，初始地从t0至t5，Vch-Vcg为负。在最远的控制栅极被驱动至0V时的t7a处，Vch-Vcg增加到12V以上。Vch-Vcg从t8至t9保持稳定在大约14V。Vch-Vcg在t11处由于Vch的增大而进一步增大至大约20V。在最远的控制栅极被驱动至12V时的t12至t13处，Vch-Vcg从20V减小至8V。因而，与最远的控制栅极关联的存储元件的隧穿大约从t7a至t12发生，t7a至t12为擦除周期。在t14至t15处Vch-Vcg从8V减小至0V。
对于在最近的控制栅极与最远的控制栅极中间的存储元件，关联的Vch处于波形716以及波形718的分别针对最近的控制栅极情况和最远的控制栅极情况之间。
图8A至图8C描绘了在擦除操作的擦除验证迭代的验证部分中的电压。图8A描绘了位线电压800。图8B描绘了SGS晶体管和SGD晶体管电压802。图8C描绘了未选中的字线电压804和选中的字线电压806。在验证部分期间，使用感测电路来感测NAND串的选中的集合，以确定 所选中的存储单元的阈值电压是否通过了验证测试。在感测期间，将Vbl设定为感测电压Vsense(图8A中的波形800)。将Vsgs和Vsgd(图8B中的波形802)设定为使其导通的电平。可以将Vsgs和Vsgd设定为相同电平或不同电平。将Vwl_unselected(图8C中的波形804)设定为用以使未选中的存储单元处于导通状态的足够高的电平(例如8V)。将Vwl_selected(图8C中的波形806)设定为Vv_erase。被连接至NAND串的感测电路感测NAND串是否处于导通状态，其中导通状态表示NAND串的所选中的存储单元已被擦除并且因而通过验证测试。
在一种方法中，验证部分包括对连接至一个BL(例如，BL子集)的选中的NAND串每次进行验证测试。图8A至图8C具有公共的时间轴，但是时间增量未必等间隔并且附图未必按比例。
图9A描绘了针对双侧擦除的根据存储元件的位置的擦除周期的开始时间的延迟。x轴描绘了存储元件在存储元件的序列中的位置，例如存储元件在串中相对于串的最近的受驱端的位置。y轴描绘了存储元件的擦除周期的开始时间。首先被擦除的存储元件例如在假定CGD0/CGS0是伪控制栅极的情况下与CGD1/CGS1关联的存储元件的擦除周期的开始时间是参考时间零(Ts1＝0msec)。最后被擦除的存储元件(例如，CGD31/CGS31)的擦除周期的开始时间为Ts31(例如，Ts1＝0.1msec或更小)。开始时间根据非线性函数而被延迟使得：随着沿所选中的存储单元的串距串的受驱端的距离变大，开始时间以逐步更小的增量增大。
图9B描绘了针对双侧擦除的根据存储元件的位置的擦除周期的持续时间。x轴描绘了存储元件在存储元件的序列中相对于串的最近的受驱端的位置。y轴描绘了存储元件的擦除周期的持续时间。首先被擦除的存储元件(例如，CGD1/CGS1)的擦除周期是参考时间Tep1(例如，1msec)。最后被擦除的存储元件(例如，CGD31/CGS31)的擦除周期为Tep31(例如，3msec)。擦除周期根据线性或非线性函数而增大。在一种方法中，随着沿所选中的存储单元的串、距串的一端的距离变大，相应的擦除周期以逐步更小的增量增大。通常，对于每个选中的存储单元，当沿所选中的存储单元的串、距串的一端的距离越大时，相应的擦除周期越长。Ts31被示出用于对比并且其通常为擦除周期的一小部分。
图9C描绘了针对单侧擦除的根据存储元件的位置的擦除周期的开始时间的延迟。x轴描绘了存储元件在存储元件的序列中的位置，例如存储元件在串中相对于串的最近的受驱端的位置。假定CGD0和CGS0是伪 控制栅极，则在数据(非伪)存储元件中，CGD1距受驱漏极端最近而CGS1距受驱漏极端最远。y轴描绘了存储元件的擦除周期的开始时间。首先被擦除的存储元件(例如，CGD1)的擦除周期的开始时间为参考时间零(TsD1＝0msec)。最后被擦除的存储元件(例如，CGS1)的擦除周期的开始时间为TsS1(例如，TsS1＝0.1msec或更小)。
图9D描绘了针对单侧擦除的根据存储元件的位置的擦除周期的持续时间。x轴描绘了存储元件在存储元件的序列中相对于串的最近的受驱端的位置。y轴描绘了存储元件的擦除周期的持续时间。首先被擦除的存储元件(例如CGD1)的擦除周期是参考时间TepD1(例如，1msec)。最后被擦除的存储元件(例如，CGS1)的擦除周期为TepS1(例如，3msec)。TsS1被示出用于对比并且其通常为擦除周期的一小部分。
在一种变型中，将存储元件分组成多个组，并且一组中的存储元件具有相同的开始时间和/或擦除持续时间，而不同组具有不同的开始时间和/或擦除持续时间。因而，WL顺序选择方法并不限于一个WL接一个WL的选择。作为替代，可以对若干彼此相邻的WL进行分组以使得这些WL被一起选中以简化擦除处理。擦除处理变成分组地顺序选择处理。例如，参照图9A和图9B，可以将逐步更大的组定义为：CGD1/CGS1和CGD2/CGS2，CGD3/CGS3至CGD7/CGS7，CGD8/CGS8至CGD15/CGS15以及CGD16/CGS16至CGD31/CGS31。参照图9C和图9D，可以将逐步更大的组定义为：CGD1和CGD2，CGD3至CGD7，CGD8至CGD15，CGD16至CGD31，CGS31至CGS16，CGS15至CGS8，CGS7至CGS3，CGS2以及CGS1。因而选中的存储元件可以被布置在沿从串的受驱端(一端)离开的方向的逐步更大的组中，其中每个组具有共同的开始时间和持续时间中的至少一个。
这些是具有不同数量的字线的组的示例，其中，上述组距串的受驱端或端越远则具有越来越多的字线。上述组可以共享基本类似的开始时间和擦除周期。另一变型是其中选中一个或更多个单独的字线并且选中一个或更多个组的混合处理。例如，参照图9A和图9B，可以单独地选中CGD1/CGS1，接着是如所提及的越来越大的组。
图10A描绘了使用与选择字线擦除和全部字线擦除相比的顺序字线擦除获得的均匀擦除深度。x轴描绘了存储元件距串的最近受驱端的距离，并且y轴描绘了针对在不同串中但具有共同的距离的存储元件的Vth分布的上尾部的Vth。例如，条形图的集合1000示出了针对如本文所描 述的顺序字线擦除、选择字线擦除(一次一个字线)和全部字线擦除的距相应串的受驱端最近的存储元件的Vth。条形图的集合1002，1004，…，1006示出了距相应串的受驱端逐步更远的存储元件的Vth。无图案的条形图表示顺序字线擦除，具有菱形图案的条形图表示选择字线擦除，以及具有倾斜线图案的条形图表示全部字线擦除。条形图的集合1006具有幅度Vth_seq、Vth_sel和Vth_all。
更高幅度的条形图表示更高的Vth以及因而表示相对被擦除较少的存储元件。对于狭窄的Vth分布，存储元件应该被相对同等地擦除。将无图案的条形图在不同条形图的集合中进行对比，可以看出，顺序字线擦除处理得到相对均匀的擦除深度以及因而得到有利的较狭窄的Vth分布。相比之下，选择字线擦除和全部字线擦除处理的条形图随着距离增大而变得更高，从而导致更宽的Vth分布。顺序字线擦除处理还获得更快的擦除速度。全部WL擦除模式的擦除速度为第二，以及选择WL擦除模式的擦除速度为第三。
图10B描绘了与图10A中的条形图的集合1006一致的使用与选择字线擦除和全部字线擦除相比的顺序字线擦除获得的变狭窄的Vth分布。分布1020表示顺序字线擦除情况、分布1022表示全部字线擦除情况以及分布1024表示选择字线擦除情况。如所示，顺序字线擦除获得最狭窄的Vth分布。Vth分布的上尾部指的是分布的右手部分。可以对尾部进行测量作为与存储元件的特定数量Nt对应的Vth。值Vth_seq、Vth_all以及Vth_sel与条形图的集合1006的类似命名的值对应。
图11A描绘了在双侧擦除期间在U形NAND串中的空穴和电子的移动。与先前的论述一致，示例U形NAND串1100包括漏极侧1101和源极侧1151。漏极侧包括连接至位线1196的沟道层1102，该沟道层1102在连接至源极线1197的源极侧上继续作为沟道层1152。电荷捕获层(CTL)1190、隧道层(TNL)1191以及块氧化物(BOX)1192为绕串的存储空穴延伸的环形层。沟道层的不同区域表示与相应存储元件或选择栅极晶体管关联的沟道区域。这些沟道区域在堆叠式存储设备中与存储元件的控制栅极或选择栅极晶体管位于相同高度和相同堆叠水平。
漏极侧包括具有控制栅极1106和沟道区域1107的SGD晶体管1105。漏极侧还相应地包括：存储元件1110、1115、1120、1125和1130，控制栅极1111、1116、1121、1126和1131，CTL区域1113、1118、1123、1128和1133，以及沟道区域1112、1117、1122、1127和1132。
源极侧包括具有控制栅极1156和沟道区域1157的SGS晶体管1155。源极侧还相应地包括：存储元件1160、1165、1170、1175和1180，控制栅极1161、1166、1171、1176和1181，CTL区域1163、1168、1173、1178和1183，以及沟道区域1162、1167、1172、1177和1182。
背栅1135具有控制栅极1136和沟道区域1137。
将沟道层中的代表性的空穴描绘为具有“+”符号的圆圈，并且将沟道层中的代表性的电子描绘为具有“-”符号的圆圈。如先前所论述，通过GIDL处理生成电子空穴对。最初，在擦除处理期间，在SGD晶体管和SGS晶体管处生成电子空穴对。空穴远离受驱端移动，因而对沟道充电。电子由于位线处的正电荷而朝向位线移动。此后，在每个存储元件的擦除期间，在形成在存储元件的沟道中的接合点处通过GIDL生成附加空穴。然而，随着空穴隧穿至CTL区域，空穴也被从沟道移除。
还通过GIDL处理生成电子。最初，在擦除处理期间，在SGD晶体管和SGS晶体管处生成电子，并且电子朝向受驱端移动。此后，在每个存储元件的擦除期间，在形成在存储元件的沟道中的接合点处通过GIDL生成附加电子。
在漏极侧，示例电子1140和1141朝向位线移动。电子1140被生成在SGD晶体管处，电子1141被生成在沟道区域1117中的存储元件1115的接合点处。此外，在漏极侧，包括空穴1142的示例空穴如箭头所示远离位线移动。空穴1142被生成在沟道区域1117中的存储元件1115的接合点处，并且如箭头1143所示隧穿进入CTL区域1118。
在源极侧，示例电子1145和1149朝向源极线移动。电子1145被生成在SGS晶体管处而电子1149被生成在沟道区域1167中的存储元件1165的接合点处。此外，在源极侧，包括空穴1147的示例空穴如箭头所示远离源极线移动。空穴1147被生成在沟道区域1167中的存储元件1165的接合点处，并且可以如箭头1148所示隧穿进入CTL区域1168。
由于擦除周期的交错的开始时间，距串的受驱端最近的存储元件最先发生隧穿，并且隧穿顺序地进行至下一更远的存储元件。擦除周期部分交叠。在示意图中，隧穿针对所有存储元件都在进行中。
图11B描绘了在单侧擦除期间在U形NAND串中的空穴和电子的移动。图11A的示意图被修改以示出源极侧上的空穴沿图11A的相反方向、远离位线端并且朝向源极线端移动。相似地，源极侧上的电子沿图11A 的相反方向、朝向位线端并且远离源极线端移动。
因而，可以看出，在一个实施方式中，提供了一种用于对3D堆叠式非易失性存储设备中的存储元件的串执行擦除操作的方法。该方法包括：通过给串的一端(例如，位线端，其中另一端是源极线端)施加预充电电压(8V)来对串的沟道预充电，该串包括多个选中的存储元件；以及此后，通过下述操作来擦除每个选中的存储元件：给串的所述一端施加高于预充电电压(8V)的擦除电压(20V)以将沟道充电为更高，同时将选中的存储元件的控制栅极电压(0V)配置成在相应的擦除周期中激励对选中的存储元件的擦除，每个擦除周期的开始时间和持续时间中的至少一个是基于选中的存储元件在串中的位置。
在另一实施方式中，3D堆叠式非易失性存储设备包括：包括多个选中的存储元件的串，以及一个或更多个控制电路。为了对所述串执行擦除操作，一个或更多个控制电路：通过给串的一端施加预充电电压(8V)来对串的沟道预充电，然后通过下述操作来擦除每个选中的存储元件：给串的所述一端施加高于预充电电压(8V)的擦除电压(20V)以将沟道充电为更高，并且将选中的存储元件的控制栅极电压(0V)配置成在相应的擦除周期中激励对选中的存储元件的擦除，每个相应的擦除周期的开始时间和持续时间中的至少一个是基于选中的存储元件在串中的位置。
在另一实施方式中，提供了一种用于对3D堆叠式非易失性存储设备中的存储元件的串执行擦除操作的方法。该方法包括：通过给串的一端施加预充电电压(8V)来对串的沟道预充电，该串包括多个选中的存储元件；以及此后，给串的所述一端施加高于预充电电压(8V)的擦除电压(20V)以将沟道充电为更高，同时驱动选中的存储元件的控制栅极电压(0V)从浮动电平或受驱电平(8V)下降到低电平(0V)，从而在相应的擦除周期中激励对选中的存储元件的擦除，并且针对每个选中的存储元件，在相应擦除周期结束时，驱动控制栅极电压从低电平(0V)升高至下述电平(12V)：所述电平阻碍对选中的存储元件的擦除，每个擦除周期的开始时间和持续时间中的至少一个是基于选中的存储元件在串中的位置。
已经出于说明和描述的目的呈现了本发明的在前详细描述。所述详细描述并不意在穷举或将本发明限制为所公开的确切形式。根据以上教导可以进行很多修改和变型。选择所描述的实施方式以最佳地解释本发明的原理及其实际应用，从而使得本领域普通技术人员能够适合所构思的特定应 用而在各种实施方式中和与各种修改一起最佳地利用本发明。意在由所附权利要求来限定本发明的范围。