通过将接收机内直流电压置零并将直流信号注入发射机 实现收发机自动校正 本发明涉及一种收发机，具体涉及一种时分双工收发机发送支路中的载漏补偿，该收发机有一个为发送支路与接收支路共用的本机振荡器。这样的收发机可以是一种工作于称为2.4GHz ISM(工业、科学、医学用)频带的收发机，或是其它任何适用的收发机。
美国专利4,717,894号公开了一种矢量调制器的校正，其方法是用标量检测器测量发射机的RF(射频)输出信号的振幅。校正是为了补偿矢量调制信号中的一些误差，如因载漏造成的误差、I与Q信道的振幅不平衡以及正交相位误差等。所谓载漏，就是即使当调制输入端被接地时仍出现在正交混频器的输出信号，它可以由混频器中的非零偏置电压、跨接混频器的LO(本机振荡器)信号的电容或电感耦合以及在混频器端口的阻抗失配所引起。所谓校正测量，就是用检测器测量RF输出信号的振幅。如用一些开关把DC信号源取代I、Q调制信号连接到混频器上，这些DC信号源就可为I、Q调制输入端提供基准信号。另外一些DC电源分别为I、Q信号分量提供载漏补偿信号。可以有选择的通过开关将一个信号源连接到I或Q的输入端为平衡I、Q振幅提供校正信号。相位及振幅误差均被修正，并使载漏最小化。当调制输入端接地时，通过调节供给载漏补偿的DC源使RF输出最小，从而使载漏成为最小。为了校正矢量调制器，需要一个功率检测器，用以测量发射机地RF功率。但这种功率检测器使矢量调制器变得更为复杂与昂贵。
在时分双工收发机中，为了降低成本，最好有一个为发射机和接收机所共用的本机振荡器。再者，为了获得短的发射-接收往返时间，发射机和接收机还应该使用同一个基于本机振荡器频率的合成器。此外，为了能集成接收信道滤波器，或者为了能在使用低采样率时经由数/模转换器产生发射机基带I和Q信号，中频应保持低于射频。特别是当这种共用LO和低IF收发机工作在一个微波频率范围内时(例如在2.4GHz ISM频带)，一个未经校正的收发机的发射机中会存在相当显著的载漏。在零IF或者低IF的场合，载漏频率落在发射频带内，于是便不能被发射机的RF天线滤波器消除。另一个与载漏有关的问题是发射机可能达不到某一个标准所规定的对收发机调制频谱发射的要求，例如：FCC(美国联邦通信委员会)对收发机工作在2.4GHz ISM频带的要求。特别是当载漏频率落在如某个ISM频带的相邻信道中时，由于调制频谱导致频谱发射峰值储备极大地减少，上述问题可能会相当严重。
本发明目的之一是提供这样一种收发机，为了校正其发射机部分，该收发机不需要测量发射机输出功率用的RF功率检测器。
本发明的另一个目的在于校正收发机中的发射机，使收发机满足在一些标准规定的发射要求，例如ISM频带2.4GHz标准的要求。
本发明再一个目的是，提供一种实际只采用标准收发机部件的收发机，用以校正收发机的发射机部分。
本发明又一个目的是，在校正发射机的过程中，当该接收机的被DC置零(DC-nulling)后，基于所测到的由发射机在接收机中诱发的DC误差，相对于DC置零过程中确定的DC置零基准来校正发射机。
本发明还有一个目的，就是提供一种收发机，除了载漏补偿外，该收发机还对提供发射信号的发射机数/模转换器中的不平衡进行补偿。
依据本发明，提供一种收发机，该收发机包括：
发射机；
接收机，所述接收机包括提供置零输出的DC置零器；
与所述发射机和所述接收机连接的共用本机振荡器；
存储器；以及
与所述发射机和所述接收机连接的控制器；
所述控制器被用来控制所述DC置零器(此时所述发射机断开且所述接收机接通)，以获得等于设定值的所述置零输出的值作为DC置零基准，将所述DC置零基准存入所述存储器，并将所述置零输出冻结在所述设定值上；
所述控制器还被用来给所述发射机注入DC信号(此时所述发射机接通)，以更改所述注入的DC信号，直到所述冻结的置零输出等于所述被存储的DC置零基准，并将所述注入的DC信号存入所述存储器。
当发射机被断开时，最好在接收机的AC耦合器中用一个反馈或伺服回路来执行DC置零。当DC置零接收机并存储了所确定的基准后，发射机接通，经由接收机执行校正。伺服回路有一个模拟存储器用来冻结发射机断开时确定的DC置零状态。
最好是在DC信号注入到发射机的I和Q通道期间，在输出低IF信号的第一混频器和第二混频器(例如RF混合器)之间，将一个单音调制信号输入到调制器的输入端。然后测量置零输出的平均值。同时，除了载漏补偿之外，提供发射信号的发射机的数/模转换器中的不平衡也得到补偿就更好。
最好，接收机是正交接收机，并且发射机是正交发射机。
为了避免校正被天线拾取的信号所干扰，在带有天线的收发机中的接收机是与天线隔离的。
本发明的校正方法在零IF和低IF收发机中实施更为有利，在这种场合，零IF载漏可出现在所要求的发射频带的中央，而低IF载漏仍能出现在所要求的发射频带中。
图1是依据本发明收发机的第一实施例的框图。
图2是依据本发明在收发机的接收机支路中一个DC电压置零反馈回路。
图3是依据本发明收发机的第二实施例的示图。
图4是依据本发明收发机第一实施例的工作流程图。
所有图中，相同的部件均以同样的编号表示。
图1是依据本发明一个收发机1的第一实施例的框图。收发机1包括接收机2、发射机3和本机振荡器4。接收机2和发射机3经由发射/接收开关6和RF滤波器7与天线5相连。接收机2包括低噪声放大器(LNA)8，它在同相支路上连接混频器9并在正交支路上连接混频器10。混频器9经由低通滤波器(LPF)12、放大器13和AC耦合器14连至解调器11。混频器10经由低通滤波器15、放大器16和AC耦合器17连至解调器11。依据本发明，AC耦合器14和17包括伺服或反馈回路，该回路用于执行接收机2的DC置零，并为校正发射机3提供基准信号。本技术领域周知，共用本机振荡器4包括锁相环(PLL)和压控振荡器(VCO)18，VCO的输出被连到彼此之间有90°相移的移相器上，图中用0°和90°表示在移相器19和20中的相移。移相器19和20的输出分别连到混频器9和10上。发射机3包括一个同相支路和一个正交支路。同相支路包括低通滤波器30、加法器32和混频器33。加法器32将DC信号C1注入发射机3的同相支路，该支路位于低通滤波器30和混频器33之间。正交支路包括低通滤波器34、加法器37和混频器38。加法器37将DC信号C2注入发射机3的同相支路，该支路位于低通滤波器34和混频器38之间。提供正交本机振荡器信号的移相器19和20的输出信号分别经由缓冲放大器39和40施加到混频器33和38的输入端。混频器33和38的输出被送至加法器41，该加法器经由驱动器放大器42和功率放大器43连至发送/接收开关。收发机1还包括基带电路50。基带电路50包括充当控制器的微处理器(μP)、ROM 52和RAM53。ROM 52，例如EEPROM中或其它合适的ROM，被编程以控制收发机1的动作，并含有一些非易失性数据。RAM 53含有易失性数据。基带电路50还包括用以对AC(交流)耦合器14和17的输出信号采样的模/数转换器(ADC)54和55，分别向低通滤波器30和34提供正交零中频或低中频调制信号的数/模转换器(DAC)56和57，以及提供DC注入信号C1和C2的数/模转换器58和59。DAC 58将一个数字信号I(n)转换成模拟DC信号C1，而DAC 59将一个数字信号Q(n)转换成模拟DC信号C2。
图2是本发明收发机1的接收机支路中的DC电压置零反馈(或伺服)回路80，它们包含在AC耦合器14和17中。同样的回路也分别出现在接收机支路的1支路和Q支路中。回路80包含加法器81，该加法器依据AC耦合器14或17中的回路80将放大器13或放大器16的输出信号加到回路80生成的反馈信号FB上。回路80生成一个输出信号VOUT。回路80还包括一个运算放大器82(输出信号VOUT和基准信号VREF输入该运算放大器)、电阻83、开关84和提供信号FB的电压跟随器85。例如，基准信号VREF可以是一个接地信号。在电压跟随器85和地之间接有一个电容86，电容86是一个模拟存储器，用以冻结接收机2的DC置零期间在接收机2中产生的DC误差信号VDC，此时通过让发射/接收开关6的位置既不与接收机2相连也不与发射机3相连，使发射机3断开且接收机2与天线5隔离。在发射机3断开时接通接收机2后，并且待回路80稳定后，冻结动作即告完成。冻结之前，开关84是闭合的。在回路80稳定之后开关84断开，以冻结回路80。控制信号CTL用来控制开关84的断开或闭合。一经冻结后，电容86两端的电压VC等于-VDC，输出信号VOUT等于VREF。对于接收机2的同相支路和正交支路，均由模/数转换器54和55对被冻结的输出信号VOUT采样。对于跳频器(frequencyhopper)，如在ISM频带中，典型的接收带宽是1MHz。冻结应在回路80稳定后进行，例如要经过10个1/接收带宽的时间即10μsec后才能完成冻结。在DC置零后校正发射机时，发射机3随后被接通，每当DC注入信号C1和C2被调节或更改时，伺服回路80均被允许在10μsec数量级的时间内稳定下来。在本发明的实施例中可以看出，在校正期间DAC 56和57向发射机3提供零输入信号。依据本发明，当DC置零后发射机接通，调整DC注入信号C1和C2，直到伺服回路80的输出信号VOUT再次基本等于VREF。在最坏有10％载漏的场合，DAC 58和59可以是具有-0.1V至+0.1V DC补偿范围的4至5位的DAC，这时DAC 56和57的满度范围是-1.0V到+1.0V。对于4位DAC58和59，校正时间大约是16乘以10μsec即160μsec。此后，由模/数转换器54和55对接收机2的同相和正交支路的输出信号VOUT采样并由微处理器51存储。
图3是本发明收发机1的第二实施例的示图，其中DAC 56和57向发射机3的同相和正交输入端提供一个单音正交信号，用COS和SIN表示。在第二实施例中，基带电路50包含分别连接在模/数转换器54和55后面的数字低通滤波器90和91。另外，数字低通滤波器90和91也可用一个存储的程序来实施。还可以使用后接积分器的模拟低通滤波器，积分器的输出由模/数转换器54和55采样。低通滤波器90和91具有比1MHz接收带宽低得多的截止频率，例如1kHz的截止频率。在第二实施例中，不是测量DC信号电平，而是由微处理器51测量平均的DC信号电平。在发射机3的校正期间，对信号I(n)和Q(n)进行调节，直到平均的DC电平测量值基本等于存储的基准信号，例如等于一个0伏的基准值，实际操作中，调节一直进行到电平进入一个给定的少量偏离基准的电压范围内。
图4是说明本发明收发机第一实施例的工作流程图。在步骤100中，校正开始。在步骤101中，发射机3断开，接收机2接通，开关84(S)闭合，接收机2就被置零，直到I和Q支路的输出电压VOUT均等于基准电压VREF。在步骤102中，开关S断开，以将电压VC冻结于-VDC(发射机断开时产生的DC误差信号)，并由微处理器51对此时被冻结的输出电压VOUT＝＝VREF进行采样和存储。在步骤103中，发射机3被接通，此时接收机2仍接通，并有一个零输入信号到达发射机3的正交输入端。在步骤104中，微处理器51逐步更改注入信号I(n)，以使其与存储的基准信号VREF最接近地匹配。DAC 58和59(在DAC 58和59的一个自最低输出值至最高输出值的范围或子范围内)逐步输出DC注入信号C1和C2，同时分别对I和Q支路的输出信号VOUT，I(n)和VOUT，Q(n)进行采样。分步更改可以在DAC 58和59的一个自最高输出值至最低输出值的范围或子范围内进行，或者用其它合适的步进方法找出与存储的VREF值基本相等的VOUT值，例如连续对分DAC 58和59的满度范围，然后来检验决定下一步对分应选择哪一半。在步骤105中，微处理器51测试VOUT，I(n)随着步进的I(n)的变化是否比VOUT，Q(n)随着步进的Q(n)的变化更敏感。如果是，在步骤106中，微处理器51在一个给定的围绕所存储的基准信号VREF的小电压范围内确定对于VOUT，I(n)值的最接近匹配，并存储对应最接近匹配的I(n)值。如不是，则选择步骤107，微处理器51在一个给定的围绕着存储的基准信号VREF的小电压范围内确定对于VOUT，Q(n)值最接近匹配的值，并存储对应最接近匹配的I(n)值。类似地在步骤108中，微处理器51逐步更改注入信号Q(n)，寻找对VOUT，I(n)和VOUT，Q(n而言与存储的基准信号VREF最接近的匹配，在步骤109中，微处理器判断VOUT，I(n)和VOUT，Q(n)随Q(n)变化的敏感度。在步骤110中，存储对VOUT，I(n)而言与所存储的VREF最匹配的Q(n)值。在步骤111中，存储对VOUT，Q(n)而言与所存储的VRFF最匹配的Q(n)值。存储的I(n)和Q(n)值被作为给DAC 58和59的输出值保留。为了更精确，从步骤104开始(含步骤104)的步骤可重复多次。校正于步骤112结束。
在第二实施例中，步骤103不是向发射机的正交支路输入一个零输入信号，而是输入一个单音正交信号，并且采样和等值的确定所依据的是信号电平的平均值，而不是根据信号电平值。其好处是，DAC 56和57中如信号不平衡等误差能得到补偿。
当用非易失性存储器存储校正数据时，可以在收发机1的制造期间就对发射机3进行校正，这样的校正可能在多个不同的温度下进行。制造厂确定的不同温度下的校正值可以存放在非易失性存储器的一个备查表中。除了上述的发射机3的校正之外，还可以在收发机1开机时进一步校正，用以补偿大的温度改变。这时收发机1可带有一个温度传感器，它产生一个温度输出值来访问备查表。在只有易失性存储器可用于存放校正数据时，校正只能在每次收发机1开机时进行。
由上述说明，本领域的技术人员显然明白，可以在所附权利要求书规定的本发明的精神和范围内作出各种更改方案，因此本发明不局限于所提供的例子。本文所述的“包括”并不排除 中所列举的其它部件和步骤的出现。