非易失性半导体存储器件及其读取、写入和删除方法.pdf

摘要
申请专利号：	CN200680055932.X	申请日：	2006.09.29
公开号：	CN101512664A	公开日：	2009.08.19
当前法律状态：	授权	有效性：	有权
法律详情：	授权\|\|\|实质审查的生效\|\|\|公开
IPC分类号：	G11C16/06; G11C16/04; H01L21/8247; H01L27/10; H01L27/115; H01L29/788; H01L29/792	主分类号：	G11C16/06
申请人：	富士通微电子株式会社
发明人：	鸟井智史
地址：	日本东京都
优先权：
专利代理机构：	隆天国际知识产权代理有限公司	代理人：	浦柏明;徐恕
PDF下载：	PDF下载

内容摘要

提供非易失性半导体存储器件及其读取、写入和删除方法，该器件具有：存储单元阵列(10)，以矩阵状排列有多个存储单元(MC)，该存储单元具有选择晶体管(ST)和存储单元晶体管(MT)；第一列译码器(12)，控制位线(BL)及源极线(SL)的电位；第一行译码器(16)，控制第一字线(WL1)的电位；第二行译码器(14)，控制第二字线(WL2)的电位；第二列译码器(18)，控制源极线的电位；第一列译码器由耐电压比第一行译码器及第二列译码器低的电路构成，第二行译码器由耐电压比第一行译码器及第二列译码器低的电路构成。因能高速控制位线、源极线和第二字线，所以能高速读取已写入存储单元晶体管中的信息。

权利要求书

1.  一种非易失性半导体存储器件，其特征在于，具有：
存储单元阵列，以矩阵状排列有多个存储单元，上述存储单元具有选择晶体管和连接至上述选择晶体管上的存储单元晶体管，
位线，用于使在彼此相邻的两个列上存在的多个上述选择晶体管的漏极共同连接在一起，
第一字线，用于使在同一个行上存在的多个上述存储单元晶体管的控制栅极共同连接在一起，
第二字线，用于使在同一个行上存在的多个上述选择晶体管的选择栅极共同连接在一起，
源极线，用于使在彼此相邻的两个行上存在的多个上述存储单元晶体管的源极共同连接在一起，
第一列译码器，连接至多条上述位线以及多条上述源极线上，用于控制上述多条位线以及上述多条源极线的电位，
第一行译码器，连接至多条上述第一字线上，用于控制上述多条第一字线的电位，
第二行译码器，连接至多条上述第二字线上，用于控制上述多条第二字线的电位，
第二列译码器，连接至多条上述源极线上，用于控制上述多条源极线的电位；
上述第一列译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，
上述第二行译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成。

2.  如权利要求1所述的非易失性半导体存储器件，其特征在于，还具有比较器，上述比较器用于比较上述位线的电位和与上述位线相邻的上述源极线的电位。

3.  如权利要求1所述的非易失性半导体存储器件，其特征在于，
上述多条位线经由第一保护晶体管分别连接至上述第一列译码器上，
上述多条源极线经由第二保护晶体管分别连接至上述第一列译码器上，
上述多条第二字线经由第三保护晶体管分别连接至上述第二行译码器上，
该非易失性半导体存储器件还具有控制电路，该控制电路用于控制多个上述第一保护晶体管、多个上述第二保护晶体管以及多个上述第三保护晶体管。

4.  如权利要求1～3中任一项所述的非易失性半导体存储器件，其特征在于，
上述存储单元晶体管具有：
浮置栅极，隔着隧道绝缘膜形成在半导体衬底上，
上述控制栅极，隔着绝缘膜形成在上述浮置栅极上，
N型第一杂质扩散层，形成在上述浮置栅极的一侧的上述半导体衬底内，用于构成上述源极，
N型第二杂质扩散层，形成在上述浮置栅极的另一侧的上述半导体衬底内；
在包含了形成有上述第一杂质扩散层的区域的区域中，导入有P型掺杂杂质。

5.  一种非易失性半导体存储器件的读取方法，上述非易失性半导体存储器件具有：
存储单元阵列，以矩阵状排列有多个存储单元，上述存储单元具有选择晶体管和连接至上述选择晶体管上的存储单元晶体管，
位线，用于使在彼此相邻的两个列上存在的多个上述选择晶体管的漏极共同连接在一起，
第一字线，用于使在同一个行上存在的多个上述存储单元晶体管的控制栅极共同连接在一起，
第二字线，用于使在同一个行上存在的多个上述选择晶体管的选择栅极共同连接在一起，
源极线，用于使在彼此相邻的两个行上存在的多个上述存储单元晶体管的源极共同连接在一起，
第一列译码器，连接至多条上述位线以及多条上述源极线上，用于控制上述多条位线以及上述多条源极线的电位，
第一行译码器，连接至多条上述第一字线上，用于控制上述多条第一字线的电位，
第二行译码器，连接至多条上述第二字线上，用于控制上述多条第二字线的电位，
第二列译码器，连接至多条上述源极线上，用于控制上述多条源极线的电位；
上述第一列译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，
上述第二行译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，
上述非易失性半导体存储器件的读取方法的特征在于，
利用上述第一列译码器，向与1个上述存储单元的上述选择晶体管的上述漏极连接的1条上述位线施加第一电压，
利用上述第一列译码器，将相对上述1条位线位于第一侧且与上述1个存储单元的上述存储单元晶体管的上述源极连接的1条上述源极线接地，
利用上述第一行译码器，向与上述1个存储单元的上述存储单元晶体管的上述控制栅极连接的1条上述第一字线施加第二电压，
利用上述第二行译码器，向与上述1个存储单元的上述选择晶体管的上述选择栅极连接的1条上述第二字线施加第三电压，
以此，基于上述1条位线的电位来读取已写入上述1个存储单元中的信息。

6.  如权利要求5所述的非易失性半导体存储器件的读取方法，其特征在于，利用上述第一列译码器，向相对上述1条位线位于第二侧且与上述1条位线相邻的其他上述源极线还施加上述第一电压，其中，上述第二侧是与上述第一侧相反的侧。

7.  如权利要求6所述的非易失性半导体存储器件的读取方法，其特征在于，利用上述第一列译码器，向相对上述其他源极线位于上述第二侧且与上述其他源极线相邻的其他上述位线还施加上述第一电压。

8.  一种非易失性半导体存储器件的读取方法，上述非易失性半导体存储器件具有：
存储单元阵列，以矩阵状排列有多个存储单元，上述存储单元具有选择晶体管和连接至上述选择晶体管上的存储单元晶体管，
位线，用于使在彼此相邻的两个列上存在的多个上述选择晶体管的漏极共同连接在一起，
第一字线，用于使在同一个行上存在的多个上述存储单元晶体管的控制栅极共同连接在一起，
第二字线，用于使在同一个行上存在的多个上述选择晶体管的选择栅极共同连接在一起，
源极线，用于使在彼此相邻的两个行上存在的多个上述存储单元晶体管的源极共同连接在一起，
第一列译码器，连接至多条上述位线以及多条上述源极线上，用于控制上述多条位线以及上述多条源极线的电位，
第一行译码器，连接至多条上述第一字线上，用于控制上述多条第一字线的电位，
第二行译码器，连接至多条上述第二字线上，用于控制上述多条第二字线的电位，
第二列译码器，连接至多条上述源极线上，用于控制上述多条源极线的电位；
上述第一列译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，
上述第二行译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，
上述非易失性半导体存储器件的读取方法的特征在于，包括：
利用上述第一行译码器向上述多条第一字线施加第一电压，利用上述第一列译码器向上述多条位线以及上述多条源极线施加第二电压的步骤；
利用上述第一列译码器，向与1个上述存储单元的上述选择晶体管的上述漏极连接的1条上述位线上选择性地施加第三电压，利用上述第一列译码器，将与上述1个存储单元的上述存储单元晶体管的上述源极连接的1条上述源极线接地的步骤，其中，上述第三电压是与上述第二电压相等的电压或比上述第二电压高的电压；
利用上述第二行译码器，向与上述1个存储单元的上述选择晶体管的上述选择栅极连接的1条上述第二字线上施加第四电压，基于上述1条位线的电位来读取已写入上述1个存储单元中的信息的步骤。

9.  一种非易失性半导体存储器件的读取方法，上述非易失性半导体存储器件具有：
存储单元阵列，以矩阵状排列有多个存储单元，上述存储单元具有选择晶体管和连接至上述选择晶体管上的存储单元晶体管，
位线，用于使在彼此相邻的两个列上存在的多个上述选择晶体管的漏极共同连接在一起，
第一字线，用于使在同一个行上存在的多个上述存储单元晶体管的控制栅极共同连接在一起，
第二字线，用于使在同一个行上存在的多个上述选择晶体管的选择栅极共同连接在一起，
源极线，用于使在彼此相邻的两个行上存在的多个上述存储单元晶体管的源极共同连接在一起，
第一列译码器，连接至多条上述位线以及多条上述源极线上，用于控制上述多条位线以及上述多条源极线的电位，
第一行译码器，连接至多条上述第一字线上，用于控制上述多条第一字线的电位，
第二行译码器，连接至多条上述第二字线上，用于控制上述多条第二字线的电位，
第二列译码器，连接至多条上述源极线上，用于控制上述多条源极线的电位；
上述第一列译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，
上述第二行译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，
上述非易失性半导体存储器件的读取方法的特征在于，包括：
利用上述第一行译码器向上述多条第一字线施加第一电压，利用上述第一列译码器向上述多条位线以及上述多条源极线施加第二电压的步骤；
利用上述第一列译码器，向与1个上述存储单元的上述选择晶体管的上述漏极连接的1条上述位线上选择性地施加第三电压，利用上述第一列译码器，将相对上述1条位线位于第一侧且与上述1个存储单元的上述存储单元晶体管的上述源极连接的1条上述源极线接地的步骤，其中，上述第三电压是比上述第二电压高的电压；
利用上述第二行译码器，向与上述1个存储单元的上述选择晶体管的上述选择栅极连接的1条上述第二字线上施加第四电压，对与上述1条源极线不同的其他上述源极线的电位和上述1条位线的电位进行比较，以此读取已写入上述1个存储单元中的信息的步骤。

10.  一种非易失性半导体存储器件的写入方法，上述非易失性半导体存储器件具有：
存储单元阵列，以矩阵状排列有多个存储单元，上述存储单元具有选择晶体管和连接至上述选择晶体管上的存储单元晶体管，
位线，用于使在彼此相邻的两个列上存在的多个上述选择晶体管的漏极共同连接在一起，
第一字线，用于使在同一个行上存在的多个上述存储单元晶体管的控制栅极共同连接在一起，
第二字线，用于使在同一个行上存在的多个上述选择晶体管的选择栅极共同连接在一起，
源极线，用于使在彼此相邻的两个行上存在的多个上述存储单元晶体管的源极共同连接在一起，
第一列译码器，连接至多条上述位线以及多条上述源极线上，用于控制上述多条位线以及上述多条源极线的电位，
第一行译码器，连接至多条上述第一字线上，用于控制上述多条第一字线的电位，
第二行译码器，连接至多条上述第二字线上，用于控制上述多条第二字线的电位，
第二列译码器，连接至多条上述源极线上，用于控制上述多条源极线的电位；
上述第一列译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，
上述第二行译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，
上述非易失性半导体存储器件的写入方法的特征在于，
利用上述第一列译码器，将与1个上述存储单元的上述选择晶体管的上述漏极连接的1条上述位线接地，
利用上述第二列译码器，向相对上述1条位线位于第一侧且与上述1个存储单元的存储单元晶体管的上述源极连接的1条上述源极线上施加第一电压，
利用上述第一列译码器，向相对上述1条源极线位于上述第一侧且与上述1条源极线相邻的其他位线上施加第二电压，
利用上述第一行译码器，向与上述1个存储单元的上述存储单元晶体管的上述控制栅极连接的1条上述第一字线上施加第三电压，
利用上述第二行译码器，向与上述1个存储单元的上述选择晶体管的上述选择栅极连接的1条上述第二字线上施加第四电压，
以此将信息写入上述1个存储单元中。

11.  如权利要求10所述的非易失性半导体存储器件的写入方法，其特征在于，
将上述1条位线接地，向上述其他位线施加上述第二电压，然后向上述1条第二字线上施加上述第四电压，
在向上述1条第二字线施加上述第四电压之后，向上述1条第一字线选择性地施加上述第三电压，
在向上述1条第一字线施加上述第三电压之后，向上述1条源极线施加上述第一电压，以此将信息写入上述1个存储单元中。

12.  如权利要求10所述的非易失性半导体存储器件的写入方法，其特征在于，一边将上述第三电压逐渐上升地施加至上述1条字线上，一边向上述1条源极线以脉冲状施加上述第一电压。

13.  如权利要求12所述的非易失性半导体存储器件的写入方法，其特征在于，上述第一行译码器使上述第三电压逐渐上升，使得上述第三电压相对上述存储单元晶体管的阈值电压高出2～3V。

14.  一种非易失性半导体存储器件的写入方法，上述非易失性半导体存储器件具有：
存储单元阵列，以矩阵状排列有多个存储单元，上述存储单元具有选择晶体管和连接至上述选择晶体管上的存储单元晶体管，
位线，用于使在彼此相邻的两个列上存在的多个上述选择晶体管的漏极共同连接在一起，
第一字线，用于使在同一个行上存在的多个上述存储单元晶体管的控制栅极共同连接在一起，
第二字线，用于使在同一个行上存在的多个上述选择晶体管的选择栅极共同连接在一起，
源极线，用于使在彼此相邻的两个行上存在的多个上述存储单元晶体管的源极共同连接在一起，
第一列译码器，经由第一保护晶体管连接至多条上述位线上，经由第二保护晶体管连接至多条上述源极线上，用于控制上述多条位线以及上述多条源极线的电位，
第一行译码器，连接至多条上述第一字线上，用于控制上述多条第一字线的电位，
第二行译码器，经由第三保护晶体管连接至多条上述第二字线上，用于控制上述多条第二字线的电位，
第二列译码器，连接至多条上述源极线上，用于控制上述多条源极线的电位，
控制电路，用于控制多个上述第一保护晶体管、多个上述第二保护晶体管以及多个上述第三保护晶体管；
上述第一列译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，
上述第二行译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，
上述非易失性半导体存储器件的写入方法的特征在于，
利用上述控制电路来控制上述第二保护晶体管，使上述多条源极线与上述第一行译码器电性断开，
利用上述第一列译码器，将与1个上述存储单元的上述选择晶体管的上述漏极连接的1条上述位线接地，
利用上述第二列译码器，向相对上述1条位线位于第一侧且与上述1个存储单元的存储单元晶体管的上述源极连接的1条上述源极线上施加第一电压，
利用上述第一列译码器，向相对上述1条源极线位于上述第一侧且与上述1条源极线连接的其他位线上施加第二电压，
利用上述第一行译码器，向与上述1个存储单元的上述存储单元晶体管的上述控制栅极连接的1条上述第一字线上施加第三电压，
利用上述第二行译码器，向与上述1个存储单元的上述选择晶体管的上述选择栅极连接的1条上述第二字线上施加第四电压，
以此将信息写入上述1个存储单元中。

15.  一种非易失性半导体存储器件的删除方法，上述非易失性半导体存储器件具有：
存储单元阵列，以矩阵状排列有多个存储单元，上述存储单元具有选择晶体管和连接至上述选择晶体管上的存储单元晶体管，
位线，用于使在彼此相邻的两个列上存在的多个上述选择晶体管的漏极共同连接在一起，
第一字线，用于使在同一个行上存在的多个上述存储单元晶体管的控制栅极共同连接在一起，
第二字线，用于使在同一个行上存在的多个上述选择晶体管的选择栅极共同连接在一起，
源极线，用于使在彼此相邻的两个行上存在的多个上述存储单元晶体管的源极共同连接在一起，
第一列译码器，经由第一保护晶体管连接至多条上述位线上，经由第二保护晶体管连接至多条上述源极线上，用于控制上述多条位线以及上述多条源极线的电位，
第一行译码器，连接至多条上述第一字线上，用于控制上述多条第一字线的电位，
第二行译码器，经由第三保护晶体管连接至多条上述第二字线上，用于控制上述多条第二字线的电位，
第二列译码器，连接至多条上述源极线上，用于控制上述多条源极线的电位，
控制电路，用于控制多个上述第一保护晶体管、多个上述第二保护晶体管以及多个上述第三保护晶体管；
上述第一列译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，
上述第二行译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，
非易失性半导体存储器件的删除方法的特征在于，
利用上述控制电路来控制上述第一保护晶体管，使上述多条位线与上述第一行译码器电性断开，
利用上述控制电路来控制上述第二保护晶体管，使上述多条源极线与上述第一行译码器电性断开，
利用上述控制电路来控制上述第三保护晶体管，使上述第二行译码器与上述多条第二字线电性断开，
利用上述第一行译码器向上述多条第一字线上施加电压，以此删除已写入上述存储单元中的信息。

说明书

非易失性半导体存储器件及其读取、写入和删除方法
技术领域
本发明涉及非易失性半导体存储器件及其读取方法、写入方法和删除方法。
背景技术
近年来，提出了一种由选择晶体管和存储单元晶体管构成存储单元的非易失性半导体存储器件(参照专利文献1、2)。
在这样的非易失性半导体存储器件中，通过利用列译码器及行译码器适当地选择位线、字线、源极线等，以此选择存储单元，并对被选择的存储单元进行信息的读取、写入、删除等。
此外，作为本申请的发明的背景技术都有如下的文献。
专利文献1：JP特开2005-116970号公报
专利文献2：JP特开2005-122772号公报
专利文献3：JP特开平11-177068号公报
发明内容
发明要解决的课题
然而，在所提出的非易失性半导体存储器件中，列译码器和行译码器均都采用高压电路(高电压电路)。由于高压电路采用具有厚的栅极绝缘膜的高压晶体管，所以很难高速读取已写入存储单元中的信息。
本发明的目的在于，提供一种能够高速工作的非易失性半导体存储器件及其读取方法、写入方法和删除方法。
用于解决课题的手段
根据本发明的观点，则提供一种非易失性半导体存储器件，其特征在于，具有：存储单元阵列，以矩阵状排列有多个存储单元，上述存储单元具有选择晶体管和连接至上述选择晶体管上的存储单元晶体管；位线，用于使在彼此相邻的两个列上存在的多个上述选择晶体管的漏极共同连接在一起；第一字线，用于使在同一个行上存在的多个上述存储单元晶体管的控制栅极共同连接在一起；第二字线，用于使在同一个行上存在的多个上述选择晶体管的选择栅极共同连接在一起；源极线，用于使在彼此相邻的两个行上存在的多个上述存储单元晶体管的源极共同连接在一起；第一列译码器，连接至多条上述位线以及多条上述源极线上，用于控制上述多条位线以及上述多条源极线的电位；第一行译码器，连接至多条上述第一字线上，用于控制上述多条第一字线的电位；第二行译码器，连接至多条上述第二字线上，用于控制上述多条第二字线的电位；第二列译码器，连接至多条上述源极线上，用于控制上述多条源极线的电位；其中，上述第一列译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，上述第二行译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成。
根据本发明的其他观点，则提供一种非易失性半导体存储器件的读取方法，上述非易失性半导体存储器件具有：存储单元阵列，以矩阵状排列有多个存储单元，上述存储单元具有选择晶体管和连接至上述选择晶体管上的存储单元晶体管；位线，用于使在彼此相邻的两个列上存在的多个上述选择晶体管的漏极共同连接在一起；第一字线，用于使在同一个行上存在的多个上述存储单元晶体管的控制栅极共同连接在一起；第二字线，用于使在同一个行上存在的多个上述选择晶体管的选择栅极共同连接在一起；源极线，用于使在彼此相邻的两个行上存在的多个上述存储单元晶体管的源极共同连接在一起；第一列译码器，连接至多条上述位线以及多条上述源极线上，用于控制上述多条位线以及上述多条源极线的电位；第一行译码器，连接至多条上述第一字线上，用于控制上述多条第一字线的电位；第二行译码器，连接至多条上述第二字线上，用于控制上述多条第二字线的电位；第二列译码器，连接至多条上述源极线上，用于控制上述多条源极线的电位；其中，上述第一列译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，上述第二行译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，上述非易失性半导体存储器件的读取方法的特征在于，利用上述第一列译码器，向与1条上述存储单元的上述选择晶体管的上述漏极连接的1条上述位线施加第一电压，利用上述第一列译码器，将相对上述1条位线位于第一侧且与上述1个存储单元的上述存储单元晶体管的上述源极连接的1条上述源极线接地，利用上述第一行译码器，向与上述1个存储单元的上述存储单元晶体管的上述控制栅极连接的1条上述第一字线施加第二电压，利用上述第二行译码器，向与上述1个存储单元的上述选择晶体管的上述选择栅极连接的1条上述第二字线施加第三电压，以此基于上述1条位线的电位来读取已写入上述1个存储单元中的信息。
根据本发明的另外其他的观点，提供一种非易失性半导体存储器件的读取方法，上述非易失性半导体存储器件具有：存储单元阵列，以矩阵状排列有多个存储单元，上述存储单元具有选择晶体管和连接至上述选择晶体管上的存储单元晶体管；位线，用于使在彼此相邻的两个列上存在的多个上述选择晶体管的漏极共同连接在一起；第一字线，用于使在同一个行上存在的多个上述存储单元晶体管的控制栅极共同连接在一起；第二字线，用于使在同一个行上存在的多个上述选择晶体管的选择栅极共同连接在一起；源极线，用于使在彼此相邻的两个行上存在的多个上述存储单元晶体管的源极共同连接在一起；第一列译码器，连接至多条上述位线以及多条上述源极线上，用于控制上述多条位线以及上述多条源极线的电位；第一行译码器，连接至多条上述第一字线上，用于控制上述多条第一字线的电位；第二行译码器，连接至多条上述第二字线上，用于控制上述多条第二字线的电位；第二列译码器，连接至多条上述源极线上，用于控制上述多条源极线的电位；其中，上述第一列译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，上述第二行译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，上述非易失性半导体存储器件的读取方法的特征在于，包括：利用上述第一行译码器向上述多条第一字线施加第一电压，利用上述第一列译码器向上述多条位线以及上述多条源极线施加第二电压的步骤；利用上述第一列译码器，向与1个上述存储单元的上述选择晶体管的上述漏极连接的1条上述位线上选择性地施加第三电压，利用上述第一列译码器，将与上述1个存储单元的上述存储单元晶体管的上述源极连接的1条上述源极线接地的步骤，其中，上述第三电压是与上述第二电压相等的电压或比上述第二电压高的电压；利用上述第二行译码器，向与上述1个存储单元的上述选择晶体管的上述选择栅极连接的1条上述第二字线上施加第四电压，基于上述1条位线的电位来读取已写入上述1个存储单元中的信息的步骤。
根据本发明的另外其他的观点，提供一种非易失性半导体存储器件的读取方法，上述非易失性半导体存储器件具有：存储单元阵列，以矩阵状排列有多个存储单元，上述存储单元具有选择晶体管和连接至上述选择晶体管上的存储单元晶体管；位线，用于使在彼此相邻的两个列上存在的多个上述选择晶体管的漏极共同连接在一起；第一字线，用于使在同一个行上存在的多个上述存储单元晶体管的控制栅极共同连接在一起；第二字线，用于使在同一个行上存在的多个上述选择晶体管的选择栅极共同连接在一起；源极线，用于使在彼此相邻的两个行上存在的多个上述存储单元晶体管的源极共同连接在一起；第一列译码器，连接至多条上述位线以及多条上述源极线上，用于控制上述多条位线以及上述多条源极线的电位；第一行译码器，连接至多条上述第一字线上，用于控制上述多条第一字线的电位；第二行译码器，连接至多条上述第二字线上，用于控制上述多条第二字线的电位；第二列译码器，连接至多条上述源极线上，用于控制上述多条源极线的电位；其中，上述第一列译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，上述第二行译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，上述非易失性半导体存储器件的读取方法的特征在于，包括：利用上述第一行译码器向上述多条第一字线施加第一电压，利用上述第一列译码器向上述多条位线以及上述多条源极线施加第二电压的步骤；利用上述第一列译码器，向与1个上述存储单元的上述选择晶体管的上述漏极连接的1条上述位线上选择性地施加第三电压，利用上述第一列译码器，将相对上述1条位线位于第一侧且与上述1条存储单元的上述存储单元晶体管的上述源极连接的1条上述源极线接地的步骤，其中，上述第三电压是比上述第二电压高的电压；利用上述第二行译码器，向与上述1个存储单元的上述选择晶体管的上述选择栅极连接的1条上述第二字线上施加第四电压，对与上述1条源极线不同的其他上述源极线的电位和上述1条位线的电位进行比较，以此读取已写入上述1个存储单元中的信息的步骤。
根据本发明的另外其他的观点，提供一种非易失性半导体存储器件的写入方法，上述非易失性半导体存储器件具有：存储单元阵列，以矩阵状排列有多个存储单元，上述存储单元具有选择晶体管和连接至上述选择晶体管上的存储单元晶体管；位线，用于使在彼此相邻的两个列上存在的多个上述选择晶体管的漏极共同连接在一起；第一字线，用于使在同一个行上存在的多个上述存储单元晶体管的控制栅极共同连接在一起；第二字线，用于使在同一个行上存在的多个上述选择晶体管的选择栅极共同连接在一起；源极线，用于使在彼此相邻的两个行上存在的多个上述存储单元晶体管的源极共同连接在一起；第一列译码器，连接至多条上述位线以及多条上述源极线上，用于控制上述多条位线以及上述多条源极线的电位；第一行译码器，连接至多条上述第一字线上，用于控制上述多条第一字线的电位；第二行译码器，连接至多条上述第二字线上，用于控制上述多条第二字线的电位；第二列译码器，连接至多条上述源极线上，用于控制上述多条源极线的电位；其中，上述第一列译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，上述第二行译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，上述非易失性半导体存储器件的写入方法的特征在于，利用上述第一列译码器，将与1个上述存储单元的上述选择晶体管的上述漏极连接的1条上述位线接地，利用上述第二列译码器，向相对上述1条位线位于第一侧且与上述1个存储单元的存储单元晶体管的上述源极连接的1条上述源极线上施加第一电压，利用上述第一列译码器，向相对上述1条源极线位于上述第一侧且与上述1条源极线相邻的其他位线上施加第二电压，利用上述第一行译码器，向与上述1个存储单元的上述存储单元晶体管的上述控制栅极连接的1条上述第一字线上施加第三电压，利用上述第二行译码器，向与上述1个存储单元的上述选择晶体管的上述选择栅极连接的1条上述第二字线上施加第四电压，以此将信息写入上述1个存储单元中。
根据本发明的另外其他的观点，提供一种非易失性半导体存储器件的写入方法，上述非易失性半导体存储器件具有：存储单元阵列，以矩阵状排列有多个存储单元，上述存储单元具有选择晶体管和连接至上述选择晶体管上的存储单元晶体管；位线，用于使在彼此相邻的两个列上存在的多个上述选择晶体管的漏极共同连接在一起；第一字线，用于使在同一个行上存在的多个上述存储单元晶体管的控制栅极共同连接在一起；第二字线，用于使在同一个行上存在的多个上述选择晶体管的选择栅极共同连接在一起；源极线，用于使在彼此相邻的两个行上存在的多个上述存储单元晶体管的源极共同连接在一起；第一列译码器，经由第一保护晶体管连接至多条上述位线上，经由第二保护晶体管连接至多条上述源极线上，用于控制上述多条位线以及上述多条源极线的电位；第一行译码器，连接至多条上述第一字线上，用于控制上述多条第一字线的电位；第二行译码器，经由第三保护晶体管连接至多条上述第二字线上，用于控制上述多条第二字线的电位；第二列译码器，连接至多条上述源极线上，用于控制上述多条源极线的电位；控制电路，用于控制多个上述第一保护晶体管、多个上述第二保护晶体管以及多个上述第三保护晶体管；其中，上述第一列译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，上述第二行译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，上述非易失性半导体存储器件的写入方法的特征在于，利用上述控制电路来控制上述第二保护晶体管，使上述多条源极线与上述第一行译码器电性断开，利用上述第一列译码器，将与1个上述存储单元的上述选择晶体管的上述漏极连接的1条上述位线接地，利用上述第二列译码器，向相对上述1条位线位于第一侧且与上述1个存储单元的存储单元晶体管的上述源极连接的1条上述源极线上施加第一电压，利用上述第一列译码器，向相对上述1条源极线位于上述第一侧且与上述1条源极线连接的其他位线上施加第二电压，利用上述第一行译码器，向与上述1个存储单元的上述存储单元晶体管的上述控制栅极连接的1条上述第一字线上施加第三电压，利用上述第二行译码器，向与上述1个存储单元的上述选择晶体管的上述选择栅极连接的1条上述第二字线上施加第四电压，以此将信息写入上述1个存储单元中。
根据本发明的另外其他的观点，提供一种非易失性半导体存储器件的删除方法，上述非易失性半导体存储器件具有：存储单元阵列，以矩阵状排列有多个存储单元，上述存储单元具有选择晶体管和连接至上述选择晶体管上的存储单元晶体管；位线，用于使在彼此相邻的两个列上存在的多个上述选择晶体管的漏极共同连接在一起；第一字线，用于使在同一个行上存在的多个上述存储单元晶体管的控制栅极共同连接在一起；第二字线，用于使在同一个行上存在的多个上述选择晶体管的选择栅极共同连接在一起；源极线，用于使在彼此相邻的两个行上存在的多个上述存储单元晶体管的源极共同连接在一起；第一列译码器，经由第一保护晶体管连接至多条上述位线上，经由第二保护晶体管连接至多条上述源极线上，用于控制上述多条位线以及上述多条源极线的电位；第一行译码器，连接至多条上述第一字线上，用于控制上述多条第一字线的电位；第二行译码器，经由第三保护晶体管连接至多条上述第二字线上，用于控制上述多条第二字线的电位；第二列译码器，连接至多条上述源极线上，用于控制上述多条源极线的电位；控制电路，用于控制多个上述第一保护晶体管、多个上述第二保护晶体管以及多个上述第三保护晶体管；其中，上述第一列译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，上述第二行译码器由耐电压比上述第一行译码器及上述第二列译码器的耐电压低的电路构成，非易失性半导体存储器件的删除方法的特征在于，利用上述控制电路来控制上述第一保护晶体管，使上述多条位线与上述第一行译码器电性断开，利用上述控制电路来控制上述第二保护晶体管，使上述多条源极线与上述第一行译码器电性断开，利用上述控制电路来控制上述第三保护晶体管，使上述第二行译码器与上述多条第二字线电性断开，利用上述第一行译码器向上述多条第一字线上施加电压，以此删除已写入上述存储单元中的信息。
发明效果
根据本发明，用于控制位线的电位的第一列译码器由能够高速工作的低电压电路构成，其中，上述位线用于使选择晶体管的漏极共同连接在一起，而且，用于控制第二字线的电位的第二行译码器由能够高速工作的低电压电路构成，其中，第二字线用于使选择晶体管的选择栅极共同连接在一起，而且，在读取已写入存储单元晶体管中的信息时，用于使存储单元晶体管的源极共同连接在一起的源极线受第一列译码器的控制。若采用本发明，则在读取已写入存储单元晶体管中的信息时，能够以高速控制位线、源极线和第二字线，所以能够提供可高速读取已写入存储单元晶体管中的信息的非易失性半导体存储器件。
另外，在本发明中，由于选择晶体管由NMOS晶体管构成，所以与由PMOS晶体管构成选择晶体管的情况相比，有助于实现工作速度的高速化。
附图说明
图1是示出了本发明的第一实施方式的非易失性半导体存储器件的电路图。
图2是示出了本发明的第一实施方式的非易失性半导体存储器件的存储单元阵列的平面图。
图3是图2的A-A′剖面图。
图4是图2的B-B′剖面图。
图5是图2的C-C′剖面图。
图6是示出了本发明的第一实施方式的非易失性半导体存储器件的读取方法、写入方法和删除方法的图。
图7是示出了本实施方式的非易失性半导体存储器件的读取方法的电路图。
图8是示出了本实施方式的非易失性半导体存储器件的读取方法的时序图。
图9是示出了本实施方式的非易失性半导体存储器件的写入方法的电路图。
图10是示出了本实施方式的非易失性半导体存储器件的写入方法的时序图。
图11是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之1)。
图12是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之2)。
图13是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之3)。
图14是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之4)。
图15是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之5)。
图16是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之6)。
图17是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之7)。
图18是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之8)。
图19是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之9)。
图20是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之10)。
图21是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之11)。
图22是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之12)。
图23是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之13)。
图24是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之14)。
图25是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之15)。
图26是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之16)。
图27是示出了本发明的第二实施方式的非易失性半导体存储器件的读取方法、写入方法和删除方法的图。
图28是示出了本发明的第二实施方式的非易失性半导体存储器件的读取方法的电路图。
图29是示出了本发明的第二实施方式的非易失性半导体存储器件的读取方法的时序图。
图30是示出了本发明的第三实施方式的非易失性半导体存储器件的读取方法、写入方法和删除方法的图。
图31是示出了本发明的第三实施方式的非易失性半导体存储器件的读取方法的时序图。
图32是示出了本发明的第三实施方式的非易失性半导体存储器件的读取方法的电路图(之1)。
图33是示出了本发明的第三实施方式的非易失性半导体存储器件的读取方法的电路图(之2)。
图34是示出了本发明的第三实施方式的非易失性半导体存储器件的读取方法的电路图(之3)。
图35是示出了本发明的第四实施方式的非易失性半导体存储器件的电路图。
图36是示出了本发明的第四实施方式的非易失性半导体存储器件的读取方法、写入方法和删除方法的图。
图37是示出了本发明的第四实施方式的非易失性半导体存储器件的读取方法的时序图。
图38是示出了本发明的第四实施方式的非易失性半导体存储器件的读取方法的电路图(之1)。
图39是示出了本发明的第四实施方式的非易失性半导体存储器件的读取方法的电路图(之2)。
图40是示出了本发明的第四实施方式的非易失性半导体存储器件的读取方法的电路图(之3)。
图41是示出了本发明的第五实施方式的非易失性半导体存储器件的电路图。
图42是示出了本发明的第五实施方式的非易失性半导体存储器件的读取方法、写入方法和删除方法的图。
图43是示出了本发明的第六实施方式的非易失性半导体存储器件的读取方法、写入方法和删除方法的图。
图44是示出了本发明的第六实施方式的非易失性半导体存储器件的写入方法的时序图。
图45是示出了控制栅极电压和阈值电压之差与阈值电压的变化量之间的关系的曲线图。
图46是示出了本发明的第六实施方式的非易失性半导体存储器件的写入方法的其他例子的时序图。
图47是示出了本发明的第七实施方式的非易失性半导体存储器件的剖面图。
图48是示出了本发明的第七实施方式的非易失性半导体存储器件的读取方法、写入方法和删除方法的图。
附图标记的说明
2    存储单元阵列区域
4    周边电路区域
6    用于形成高压晶体管的区域
6N   用于形成高压N沟道晶体管的区域
6P   用于形成高压P沟道晶体管的区域
8    用于形成低电压晶体管的区域
8N   用于形成低电压N沟道晶体管的区域
8P   用于形成低电压P沟道晶体管的区域
10   存储单元阵列
12   第一列译码器
13   读出放大器
13a  比较器
14   第二列译码器
16   第一行译码器
18   第二行译码器
20   半导体衬底
21   元件区域
22   元件分离区域
24   埋入扩散层
26   阱
28   隧道绝缘膜
28a  隧道绝缘膜
28b  栅极绝缘膜
30a 浮置栅极
30b 选择栅极
32a、32b 绝缘膜
34a 控制栅极
34b 多晶硅膜
34c、34d 栅极电极
35   杂质扩散层
36a  杂质扩散层、源极扩散层
36b  杂质扩散层
36c  杂质扩散层、漏极扩散层
37   侧壁绝缘膜
38a  硅化物层、源极电极
38b  硅化物层、漏极电极
38c～38f 硅化物层
40  层间绝缘膜
42  接触孔
44  导体插件
46  配线(第一金属配线层)
48  层间绝缘膜
50  接触孔
52  导体插件
54  配线(第二金属配线层)
56  层间绝缘膜
58  接触孔
60  导体插件
62  配线(第三金属配线层)
64  热氧化膜
66  硅氮化膜
68  沟槽
69  牺牲氧化膜
70  埋入扩散层
72P P型阱
72N N型阱
74P P型阱
74N N型阱
76  栅极绝缘膜
78  栅极绝缘膜
80  反射防止膜
82  硅氧化膜
84  硅氮化膜、侧壁绝缘膜
86  低浓度扩散层
88  低浓度扩散层
90  低浓度扩散层
92  低浓度扩散层
93  硅氧化膜、侧壁绝缘膜
94  高浓度扩散层
96  源极/漏极扩散层
98  高浓度扩散层
100 源极/漏极扩散层
102 高浓度扩散层
104 源极/漏极扩散层
106 高浓度扩散层
108 源极/漏极扩散层
110N 高压N沟道晶体管
110P 高压P沟道晶体管
112N 低电压N沟道晶体管
112P 低电压P沟道晶体管
114 硅氮化膜
116 硅氧化膜
118 硅氧化膜
120 硅氧化膜
122 硅氧化膜
124 硅氧化膜
126 硅氧化膜
128 硅氧化膜
130 层间绝缘膜
132 接触孔
134 导体插件
136t配线(第四金属配线层)
138 硅氧化膜
140 硅氧化膜
142 层间绝缘膜
143 接触孔
144 导体插件
145 配线
146 硅氧化膜
148 硅氮化膜
150 第一保护晶体管
151 第二保护晶体管
152 第三保护晶体管
154 控制电路
ST  选择晶体管
MT  存储单元晶体管
MC  存储单元
BL  位线
WL1 第一字线
WL2 第二字线
SL  源极线
CL1 第一控制线
CL2 第二控制线
CL3 第三控制线
具体实施方式
[第一实施方式]
利用图1至图26，说明本发明的第一实施方式的非易失性半导体存储器件及其读取方法、写入方法、删除方法，以及该非易失性半导体存储器件的制造方法。
(非易失性半导体存储器件)
首先，利用图1至图5来说明本实施方式的非易失性半导体存储器件。图1是示出了本实施方式的非易失性半导体存储器件的电路图。
如图1所示，在本实施方式的非易失性半导体存储器件中，存储单元MC由选择晶体管ST、连接至选择晶体管ST上的存储单元晶体管MT构成。选择晶体管ST的源极连接至存储单元晶体管MT的漏极上。更具体地讲，选择晶体管ST的源极和存储单元晶体管MT的漏极由1个杂质扩散层形成为一体。
多个存储单元MC排列成矩阵状。存储单元阵列10由排列成矩阵状的多个存储单元MC构成。
某一行上的存储单元MC的存储单元晶体管MT的源极和与该行相邻的其他行上的存储单元MC的存储单元晶体管MT的源极，彼此电连接。即，在彼此相邻的两个列上存在的多个选择晶体管的源极，彼此电连接。
另外，某一行上的存储单元MC的选择晶体管ST的漏极和与该行相邻的其他行上的存储单元MC的选择晶体管ST的漏极，彼此电连接。即，在彼此相邻的两个列上存在的多个选择晶体管的漏极，彼此电连接。
源极线SL和位线BL被交替设置。源极线SL和位线BL设置成彼此并行。
在彼此相邻的两个列上存在的多个选择晶体管ST的漏极，被位线BL共同连接在一起。
在彼此相邻的两个列上存在的多个存储单元晶体管MT的源极，被源极线SL共同连接在一起。
第一字线WL1和第二字线WL2设置成与源极线SL以及位线BL交叉。另外，第一字线WL1和第二字线WL2设置成彼此并行。
在同一个行上存在的多个存储单元晶体管MT的控制栅极，被第一字线WL1共同连接在一起。
在同一个行上存在的多个选择晶体管ST的选择栅极，被第二字线WL2共同连接在一起。
用于使选择晶体管ST的漏极共同连接在一起的多条位线BL，连接至第一列译码器12。列译码器12用于控制使选择晶体管ST的漏极共同连接在一起的多条位线BL的电位。另外，在读取已写入存储单元晶体管MT中的信息时，列译码器12对用于使存储单元晶体管MT的源极共同连接在一起的多条源极线SL的电位进行控制。在列译码器12连接有用于检测在位线BL上流通的电流的读出放大器13。列译码器12由在相对低的电压下工作的低电压电路(低压电路)构成。低电压电路是一种耐电压(withstand voltage)相对低且能够高速工作的电路。低电压电路的晶体管(未图示)的栅极绝缘膜(未图示)形成得相对薄。因此，列译码器12所采用的低电压电路的晶体管能够相对高速工作。在本实施方式中，之所以列译码器12采用低电压电路，是因为无需向选择晶体管ST的漏极施加高电压，而且在读取已写入存储单元晶体管MT中的信息时，需要使选择晶体管ST高速工作。在本实施方式中，由于列译码器12采用了低电压电路，所以能够使选择晶体管ST相对高速工作，从而能够提供读取速度快的非易失性半导体存储器件。
用于使存储单元晶体管MT的源极共同连接在一起的多条源极线SL，连接至第一列译码器12和第二列译码器14这两者上。第二列译码器14用于在向存储单元晶体管MT写入信息时控制多条源极线SL的电位，上述多条源极线SL用于使存储单元晶体管MT的源极共同连接在一起。
此外，如上所述，在读取已写入存储单元MC中的信息时，源极线SL受第一列译码器12的控制。
第二列译码器14由高电压电路(高压电路)构成。在本实施方式中，之所以第二列译码器14采用高电压电路，是因为在向存储单元晶体管MT写入信息时，需要向源极线SL上施加高电压。此外，如上所述，在读取已写入存储单元晶体管MT中的信息时，源极线SL受第一列译码器12的控制。因此，即使第二列译码器14的工作速度相对慢，也不会发生特别的问题。
用于使存储单元晶体管MT的控制栅极共同连接在一起的多条第一字线WL1，连接至第一行译码器16。第一行译码器16用于控制多条第一字线WL12的电位，上述多条第一字线WL12用于使存储单元晶体管MT的控制栅极共同连接在一起。第一行译码器16由高电压电路(高压电路)构成，高电压电路是一种工作速度相对慢且耐电压相对高的电路。为了确保足够的耐电压，高电压电路的晶体管(未图示)的栅极绝缘膜(未图示)形成得相对厚。因此，高电压电路的晶体管的工作速度比低电压电路的晶体管的工作速度慢。在本实施方式中，之所以第一行译码器16采用了高电压电路，是因为在向存储单元晶体管MT中写入信息时以及在删除已写入存储单元晶体管MT中的信息时，需要向第一字线WL1上施加高电压。此外，如后所述，在读取已写入存储单元晶体管MT中的信息时，向第一字线WL1上始终施加电源电压V_cc。因此，即使第一行译码器16所采用的高电压电路的工作速度相对慢，也不会发生特别的问题。
用于使选择晶体管ST的选择栅极共同连接在一起的多条第二字线WL2，连接至第二行译码器18。第二行译码器18用于控制多条第二字线WL2的电位，上述多条第二字线WL2用于使选择晶体管ST的选择栅极共同连接在一起。第二行译码器18由低电压电路(低耐电压电路)构成。在本实施方式中，之所以第二行译码器18采用了低电压电路，是因为无需向选择晶体管ST的选择栅极上施加高电压，而且使选择晶体管ST高速工作变得重要。在本实施方式中，由于第二行译码器18采用了低电压电路，所以能够使选择晶体管ST相对高速工作，从而能够提供读取速度快的非易失性半导体存储器件。
接着，利用图2至图5来说明本实施方式的非易失性半导体存储器件的存储单元阵列的结构。图2是示出了本实施方式的非易失性半导体存储器件的存储单元阵列的平面图。图3是图2的A-A′剖面图。图4是图2的B-B′剖面图。图5是图2的C-C′剖面图。
在半导体衬底20上，形成有用于划分元件区域21的元件分离区域22。作为半导体衬底20，例如采用P型硅衬底。例如通过STI(Shallow TrenchIsolation：浅沟槽隔离)法，形成元件分离区域22。
在形成有元件分离区域22的半导体衬底20内，形成有N型埋入扩散层24。N型埋入扩散层24的上侧部分形成为P型阱26。
在半导体衬底20上，隔着隧道绝缘膜28a形成有浮置栅极30a。浮置栅极30a按照各自的元件区域21彼此电性断开。
在浮置栅极30a上，隔着绝缘膜32a形成有控制栅极34a。在同一个行上存在的存储单元晶体管MT的控制栅极34a，共同连接在一起。换言之，在浮置栅极30上，隔着绝缘膜32形成有用于使控制栅极34a共同连接在一起的第一字线WL1。
在半导体衬底20上，与浮置栅极30a并行而形成有选择晶体管ST的选择栅极30b。在同一个行上存在的选择晶体管ST的选择栅极30b，共同连接在一起。换言之，在半导体衬底20上，隔着栅极绝缘膜28b形成有用于使选择栅极30b共同连接在一起的第二字线WL2。选择晶体管ST的栅极绝缘膜28b的膜厚与存储单元晶体管MT的隧道绝缘膜28a的膜厚相等。
在选择栅极30b上，隔着绝缘膜32b形成有多晶硅层34b。
在浮置栅极30a两侧的半导体衬底20内以及选择栅极30b两侧的半导体衬底20内，形成有N型的杂质扩散层36a、36b、36c。
用于构成存储单元晶体管MT的漏极的杂质扩散层36b和用于构成选择晶体管ST的源极的杂质扩散层36b，由同一个杂质扩散层36b构成。
在具有浮置栅极30a和控制栅极34a的层积体的侧壁部分，形成有侧壁绝缘膜37。
另外，在具有选择栅极30b和多晶硅层34b的层积体的侧壁部分，形成有侧壁绝缘膜37。
在存储单元晶体管MT的源极区域36a上、选择晶体管ST的漏极区域36c上、控制栅极34a的上部以及多晶硅层34b的上部，分别形成有例如由钴硅化物构成的硅化物层38a～38d。源极电极36a上的硅化物层38a发挥源极电极的功能。漏极电极36c上的硅化物层38c发挥漏极电极的功能。
由此构成了具有浮置栅极30a、控制栅极34a、源极/漏极扩散层38a、38b的存储单元晶体管MT。
另外，构成了具有选择栅极30b、源极/漏极扩散层36b、36c的选择晶体管ST。选择晶体管ST是NMOS晶体管。在本实施方式中，选择晶体管采用了工作速度比PMOS晶体管更快的NMOS晶体管，所以有助于提高工作速度。
在形成有存储单元晶体管MT及选择晶体管ST的半导体衬底20上，形成有由硅氮化膜(未图示)和硅氧化膜(未图示)构成的层间绝缘膜40。
在层间绝缘膜40中，形成有分别到达源极电极38a、漏极电极38b的接触孔42。
在接触孔42内，埋入有例如由钨构成的导体插件44。
在埋入有导体插件44的层间绝缘膜40上，形成有配线(第一金属配线层)46。
在形成有配线46的层间绝缘膜40上，形成有层间绝缘膜48。
在层间绝缘膜48中，形成有到达配线46的接触孔50。
在接触孔50内，埋入有例如由钨构成的导体插件52。
在埋入有导体插件52的层间绝缘膜48上，形成有配线(第二金属配线层)54。
在形成有配线54的层间绝缘膜48上，形成有层间绝缘膜56。
在层间绝缘膜56中，形成有到达配线54的接触孔58。
在接触孔58内，埋入有例如由钨构成的导体插件60。
在埋入有导体插件60的层间绝缘膜56上，形成有配线(第三金属配线层)62。
由此，构成了本实施方式的非易失性半导体存储器件的存储单元阵列10(参照图1)。
(非易失性半导体存储器件的工作)
接着，利用图6至图10，说明本实施方式的非易失性半导体存储器件的工作方法。图6是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法和删除方法的图。在图6中，括弧内的数值表示非被选线的电位。另外，在图6中，F表示浮点值。
(读取方法)
首先，利用图6至图8来说明本实施方式的非易失性半导体存储器件的读取方法。图7是示出了本实施方式的非易失性半导体存储器件的读取方法的电路图。图8是示出了本实施方式的非易失性半导体存储器件的读取方法的时序图。
在读取已写入存储单元晶体管MT中的信息时，按照图8所示的时序图，将各部的电位设定为如图6及图7所示。
首先，确定需选择的存储单元(被选单元)MC_(SELECT)的地址(参照图8)。
接着，将连接至被选单元MC_(SELECT)上的位线(被选位线)BL_(SELECT)的电位设为V_cc。另一方面，将被选位线BL_(SELECT)以外的位线BL的电位设为浮点值。另外，将连接至被选单元MC_(SELECT)上的源极线(被选源极线)SL_(SELECT)的电位设为0V(接地)。此外，被选源极线SL_(SELECT)相对被选位线BL_(SELECT)位于第一侧。另外，将连接至与被选单元MC_(SELECT)相邻的存储单元(相邻单元)MC_(ADJACENT)上的源极线(相邻源极线)SL_(ADJACENT)的电位设为V_cc。此外，相邻源极线SL_(ADJACENT)相对被选位线BL_(SELECT)位于第二侧，该第二侧为第一侧的相反侧。另外，被选单元MC_(SELECT)的选择晶体管ST的漏极和相邻单元MC_(ADJACENT)的选择晶体管ST的漏极，利用被选位线BL_(SELECT)共同连接在一起。另外，将其他源极线SL的电位设为浮点值，即，将除了被选源极线SL_(SELECT)以及相邻源极线SL_(SELECT)的源极线SL的电位设为浮点值。另外，将所有第一字线WL1的电位在读取等待时始终设为V_cc。将阱26的电位均都设为0V。
接着，将被选位线BL_(SELECT)连接至读出放大器13(参照图8)。
接着，将连接至被选单元MC_(SELECT)的第二字线WL2_(SELECT)的电位设为V_cc(参照图8)。另一方面，将除了被选第二字线WL2_(SELECT)之外的多条第二字线WL2的电位设为0V。
在被选单元MC_(SELECT)的存储单元晶体管MT中已写入有信息的情况下，即，在被选单元MC_(SELECT)的存储单元晶体管MT的信息为“1”的情况下，在存储单元晶体管MT的浮置栅极30a上蓄积有电荷。在该情况下，在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间不流通电流，所以在被选择的1条位线(被选位线)BL_(SELECT)上不流通电流。因此，被选位线BL_(SELECT)的电位保持V_cc。被选位线BL_(SELECT)的电位被读出放大器13检测出。在被选位线BL_(SELECT)的电位保持V_cc的情况下，判断为被选单元MC_(SELECT)的存储单元晶体管MT的信息是“1”(参照图8)。
另一方面，在删除了已写入被选单元MC_(SELECT)的存储单元晶体管MT中的信息的情况下，即在被选单元MC_(SELECT)的存储单元的信息为“0”的情况下，在存储单元晶体管MT的浮置栅极30a上未蓄积有电荷。在该情况下，在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通电流，所以在被选择的1条位线BL上流通电流。因此，被选位线BL_(SELECT)的电位逐渐降低，不久变为0V。在被选位线BL_(SELECT)的电位变为低于V_cc的情况下，判断为被选单元MC_(SELECT)的存储单元晶体管MT的信息是“0”(参照图8)。
由此，已写入存储单元晶体管MT中的信息被读取。
在本实施方式中，由于将第一字线WL1的电位在读取等待时始终设为V_cc，所以通过对源极线SL的电位、位线BL的电位以及第二字线WL2的电位进行控制，能够读取已写入存储单元晶体管MT中的信息。在本实施方式中，用于控制位线BL的电位的第一列译码器12如上所述那样由低电压电路构成，所以能够以高速控制位线BL。另外，在读取已写入存储单元晶体管MT中的信息时，由于利用第一列译码器12来控制源极线SL的电位，所以也能够以高速控制源极线SL。另外，由于用于控制第二字线WL2的电位的第二行译码器18如上所述那样由低电压电路构成，所以也能够以高速控制第二字线WL2。因此，若采用本实施方式，则能够高速读取已写入被选单元MC_(SELECT)的存储单元晶体管MT中的信息。
此外，在本实施方式中，之所以将相邻源极线SL_(SELECT)的电位设为V_cc，是出于如下的理由。
即，在将相邻源极线SL_(SELECT)的电位设为浮点值的情况下，即便是没有选择相邻单元MC_(ADJACENT)，也可能会在相邻单元MC_(ADJACENT)中的存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通意想不到的电流。在该情况下，不管在被选单元MC_(SELECT)中的存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间是否流通着电流，也会在被选位线BL_(SELECT)上流通电流。不管在被选单元MC_(SELECT)中的存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间未流通电流，也会在相邻单元MC_(ADJACENT)中的存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通电流的情况下，会对被选单元MC_(SELECT)的存储单元晶体管MT的信息进行错误的判断。
与此相对，在本实施方式中，在读取已写入被选单元MC_(SELECT)的存储单元晶体管MT中的信息时，将相邻源极线SL_(SELECT)的电位设为V_cc。因此，在本实施方式中，不会在相邻单元MC_(ADJACENT)中的存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通意想不到的电流。因此，若采用本实施方式，则能够防止对被选单元MC_(SELECT)的存储单元晶体管MT的信息进行错误的判断。
(写入方法)
接着，利用图6、图9及图10，说明本实施方式的非易失性半导体存储器件的写入方法。图9是示出了本实施方式的非易失性半导体存储器件的写入方法的电路图。图10是示出了本实施方式的非易失性半导体存储器件的写入方法的时序图。
在向存储单元晶体管MT写入信息时，按照图10所示的时序图，将各部的电位设定为如图6及图9所示。
首先，将连接至被选单元MC_(SELECT)的选择晶体管ST的漏极上的被选位线BL_(SELECT)的电位设为0V。另外，将连接至与被选单元MC_(SELECT)相邻的相邻单元MC_(ADJACENT)的选择晶体管ST的漏极上的位线(相邻位线)BL_(ADJACENT)的电位设为V_cc。此外，相邻位线BL_(ADJACENT)相对被选源极线SL_(SELECT)位于第一侧，相邻于与被选单元MC_(SELECT)的存储单元晶体管MT的源极连接的源极线(被选源极线)SL_(SELECT)。另外，被选源极线SL_(SELECT)相对被选位线BL_(SELECT)位于第一侧，相邻于被选位线BL_(SELECT)。另外，将除了被选位线BL_(SELECT)及相邻位线BL_(ADJACENT)之外的其他源极线SL的电位设为0V(接地)。
接着，将连接至被选单元MC_(SELECT)的第二字线WL2_(SELECT)的电位设为V_cc。另一方面，将被选第二字线WL2_(SELECT)以外的第二字线WL2的电位设为0V(接地)，即将非被选第二字线WL2的电位设为0V(接地)。
接着，将连接至被选单元MC_(SELECT)的第一字线WL1_(SELECT)的电位例如设为9V。将被选第一字线WL1_(SELECT)的电位设为比后述的被选源极线SL_(SELECT)的电位高的电位。另一方面，将被选第一字线WL1_(SELECT)以外的第一字线WL1的电位设为0V或浮点值，即将非被选第一字线WL1的电位设为0V或浮点值。
接着，将与需选择的存储单元MC连接的源极线SL_(SELECT)的电位例如设为5V。另一方面，将被选源极线SL_(SELECT)以外的源极线SL的电位设为浮点值，即将非被选源极线SL的电位设为浮点值。
此外，将阱26的电位始终设为0V(接地)。
若将各部的电位如上所述那样设定，则在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通电子，所以电子导入至存储单元晶体管MT的浮置栅极30a内。由此，在存储单元晶体管MT的浮置栅极30a蓄积有电荷，以此使信息写入在存储单元晶体管MT中。
此外，在本实施方式中，之所以将相邻位线BL_(ADJACENT)的电位设为V_cc，是出于如下的理由。
即，在将相邻位线BL_(ADJACENT)的电位设为0V(接地)的情况下，在向被选单元MC_(SELECT)的存储单元晶体管MT中写入信息时，不仅被选单元MC_(SELECT)的选择晶体管ST处于导通状态，就连相邻单元MC_(ADJACENT)的选择晶体管ST也处于导通状态。那么，不仅向被选单元MC_(SELECT)的存储单元晶体管MT中写入信息，就连向相邻单元MC_(ADJACENT)的存储单元晶体管MT中也会误写入信息。
与此相对，在本实施方式中，由于将相邻位线BL_(ADJACENT)的电位设为V_cc，所以在向被选单元MC_(SELECT)的存储单元晶体管MT写入信息时，相邻单元MC_(ADJACENT)的选择晶体管ST处于截止状态。因此，若采用本实施方式，则能够防止将信息误写入至相邻单元MC_(ADJACENT)的存储单元晶体管MT中。
(删除方法)
接着，利用图6来说明本实施方式的非易失性半导体存储器件的删除方法。
在删除已写入存储单元阵列10中的信息时，将各部的电位设定如下。即，将位线BL的电位均都设为浮点值。将源极线SL的电位均都设为浮点值。将第一字线WL的电位均都例如设为-9V。将第二字线WL2的电位均都设为浮点值。将阱26的电位均都例如设为+9V。
若将各部的电位如上所述那样设定，则电荷从存储单元晶体管MT的浮置栅极30a泄漏。由此，变为在存储单元晶体管MT的浮置栅极30a上未蓄积有电荷的状态，以此存储单元晶体管MT中的信息被删除。
这样，根据本实施方式，用于控制位线BL的电位的第一列译码器12由能够高速工作的低电压电路构成，其中，上述位线BL用于使选择晶体管ST的漏极36c共同连接在一起，而且，用于控制第二字线WL2的电位的第二行译码器18由能够高速工作的低电压电路构成，其中，上述第二字线WL2用于使选择晶体管ST的选择栅极30b共同连接在一起，而且，在读取已写入存储单元晶体管MT中的信息时，用于使存储单元晶体管MT的源极36a共同连接在一起的源极线SL受第一列译码器12的控制。若采用本实施方式，则在读取已写入存储单元晶体管MT中的信息时，能够以高速控制位线BL、第二字线WL2和源极线，所以能够提供可高速读取已写入存储单元晶体管MT中的信息的非易失性半导体存储器件。
另外，在本实施方式中，由于选择晶体管ST由NMOS晶体管构成，所以与由PMOS晶体管构成选择晶体管的情形相比，有助于实现工作速度的高速化。
(非易失性半导体存储器件的制造方法)
接着，利用图11至图26，说明本实施方式的非易失性半导体存储器件的制造方法。图11至图26是示出了本实施方式的非易失性半导体存储器件的制造方法的工序剖面图。图11(a)、图12(a)、图13(a)、图14(a)、图15(a)、图16(a)、图17(a)、图18(a)、图19(a)及图20(a)、图21、图23及图25，示出了存储单元阵列区域(核心区域)2。图11(a)、图12(a)、图13(a)、图14(a)、图15(a)、图16(a)、图17(a)、图18(a)、图19(a)、图20(a)、图21、图23及图25的纸面左侧的图，与图2的C-C′剖面相对应。图11(a)、图12(a)、图13(a)、图14(a)、图15(a)、图16(a)、图17(a)、图18(a)、图19(a)、图20(a)、图21、图23及图25的纸面右侧，与图2的A-A′剖面相对应。图11(b)、图12(b)、图13(b)、图14(b)、图15(b)、图16(b)、图17(b)、图18(b)、图19(b)、图20(b)、图22、图24及图26，示出了周边电路区域4。图11(b)、图12(b)、图13(b)、图14(b)、图15(b)、图16(b)、图17(b)、图18(b)、图19(b)、图20(b)、图22、图24及图26的纸面左侧，示出了用于形成高压晶体管的区域6。用于形成高压晶体管的区域6中的纸面左侧，示出了用于形成高压N沟道晶体管的区域6N，用于形成高压晶体管的区域6中的纸面右侧，示出了用于形成高压P沟道晶体管的区域6P。图11(b)、图12(b)、图13(b)、图14(b)、图15(b)、图16(b)、图17(b)、图18(b)、图19(b)、图20(b)、图22、图24及图26的纸面右侧，示出了用于形成低电压晶体管的区域8。用于形成低电压晶体管的区域8中的纸面左侧，示出了用于形成低电压N沟道晶体管的区域8N，用于形成低电压晶体管的区域8中的纸面右侧，示出了用于形成低电压P沟道晶体管的区域8P。
首先，准备半导体衬底20。作为该半导体衬底20，例如准备P型硅衬底。
接着，例如通过热氧化法，在整个面上形成膜厚为15mm的热氧化膜64。
接着，例如通过CVD法，在整个面上形成膜厚为150mm的硅氮化膜66。
接着，例如通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成开口部(未图示)。该开口部用于对硅氮化膜66形成图案。
接着，将光致抗蚀剂膜作为掩模，对硅氮化膜66形成图案。由此，形成由硅氮化膜构成的硬掩模66。
接着，通过干蚀刻，将硬掩模66作为掩模，对半导体衬底20进行蚀刻。由此，在半导体衬底20上形成沟槽68(参照图11)。形成在半导体衬底20上的沟槽68的深度，从半导体衬底20的表面起例如为400nm。
接着，通过热氧化法，对半导体衬底20中的露出部分进行氧化。由此，在半导体衬底20中的露出部分形成硅氧化膜(未图示)。
接着，如图12所示，通过高密度通过等离子体CVD法，在整个面上形成膜厚为700mm的硅氧化膜22。
接着，如图13所示，通过CMP(ChemicalMechanicalPolishing：化学机械研磨)法来对硅氧化膜22进行研磨，直到硅氮化膜66的表面露出为止。由此，形成由硅氧化膜构成的元件分离区域22。
接着，进行用于固化元件分离区域22的热处理。热处理条件例如为，在900℃的氮气环境中进行30分钟。
接着，通过湿蚀刻来除去硅氮化膜66。
接着，如图14所示，通过热氧化法，使牺牲氧化膜68在半导体衬底20的表面生长。
接着，如图15所示，通过向存储单元阵列区域2的深处注入N型掺杂杂质，形成N型埋入扩散层24。埋入扩散层24的上部形成为P型阱26。此时，也向用于形成高压N沟道晶体管的区域6N的深处注入N型掺杂杂质，以此形成N型埋入扩散层24。
接着，在用于形成高压N沟道晶体管的区域6N，以框状形成N型埋入扩散层70。该框状的埋入扩散层70形成为从半导体衬底20的表面起到达埋入扩散层24的周边部。被埋入扩散层24和埋入扩散层70包围的区域形成为P型阱72P。
接着，通过向用于形成高压P沟道晶体管的区域6P导入N型掺杂杂质，形成N型阱72N。
接着，对用于形成高压N沟道晶体管的区域6N和用于形成高压P沟道晶体管的区域6P，进行沟道掺杂(channel doping)(未图示)。
接着，通过蚀刻除去位于半导体衬底20的表面上的牺牲氧化膜68。
接着，通过热氧化法，在整个面上形成膜厚为10nm的隧道绝缘膜28。
接着，例如通过CVD法，在整个面上形成膜厚为90nm的多晶硅膜30。形成掺杂了杂质的多晶硅膜作为该多晶硅膜30。
接着，通过蚀刻除去位于周边电路区域4的多晶硅膜30。
接着，在整个面上形成绝缘膜(ONO膜)32，上述绝缘膜(ONO膜)32是依次层积硅氧化膜、硅氮化膜和硅氧化膜来形成的。该绝缘膜32用于使浮置栅极30a和控制栅极34a处于绝缘状态。
接着，如图16所示，通过向用于形成低电压N沟道晶体管的区域8N导入P型掺杂杂质，形成P型阱74P。
接着，通过向用于形成低电压P沟道晶体管的区域8P导入N型掺杂杂质，形成N型阱74N。
接着，对用于形成低电压N沟道晶体管的区域8N和用于形成低电压P沟道晶体管的区域8P进行沟道掺杂(未图示)。
接着，通过蚀刻除去位于周边电路区域4的绝缘膜(ONO膜)32。
接着，通过热氧化法，在整个面上例如形成膜厚为15nm的栅极绝缘膜76。
接着，通过湿蚀刻除去位于用于形成低电压晶体管的区域8的栅极绝缘膜76。
接着，通过热氧化法，在整个面上形成例如膜厚为3nm的栅极绝缘膜78。由此，在用于形成低电压晶体管的区域8，形成例如膜厚为3nm的栅极绝缘膜。另一方面，在用于形成高压晶体管的区域6，栅极绝缘膜76的膜厚例如为16nm左右。
接着，例如通过CVD法，在整个面上形成例如膜厚为180nm的多晶硅膜34。
接着，在整个面上形成反射防止膜80。
接着，如图17所示，利用光刻技术，对反射防止膜80、多晶硅膜34、绝缘膜32以及多晶硅膜30进行干蚀刻。由此，在存储单元阵列区域2内形成具有由多晶硅构成的浮置栅极30a、由多晶硅构成的控制栅极34a的层积体。另外，在存储单元阵列区域2内形成具有由多晶硅构成的选择栅极30b和多晶硅膜34b的层积体。
接着，需连接配线(第1金属配线)46和选择栅极30b的区域中，通过蚀刻除去多晶硅膜34b(未图示)。
接着，如图18所示，通过热氧化法，在浮置栅极30a的侧壁部分、控制栅极34a的侧壁部分、选择栅极30b的侧壁部分及多晶硅膜34b的侧壁部分，形成硅氧化膜(未图示)。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使存储单元阵列区域2露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型掺杂杂质。由此，将杂质扩散层36a～36c形成在浮置栅极30a两侧的半导体衬底20内以及选择栅极30b两侧的半导体衬底20内。然后，剥离光致抗蚀剂膜。
由此，形成了具有浮置栅极30a、控制栅极34a以及源极/漏极扩散层36a、36b的存储单元晶体管MT。另外，形成了具有控制栅极30b以及源极/漏极扩散层36b、36c的选择晶体管ST。
接着，通过热氧化法，在浮置栅极30a的侧壁部分、控制栅极34b的侧壁部分、选择栅极30b的侧壁部分以及多晶硅膜34b的侧壁部分，形成硅氧化膜82。
接着，例如通过CVD法，形成膜厚为50nm的硅氮化膜84。
接着，通过干蚀刻来对硅氮化膜84进行各向异性蚀刻，以此形成由硅氮化膜构成的侧壁绝缘膜84。此时，反射防止膜80通过蚀刻被除去。
接着，利用光刻技术，对用于形成高压晶体管的区域6和用于形成低电压晶体管的区域8的多晶硅膜34形成图案。由此，形成由多晶硅膜34构成的高压晶体管的栅极电极34c。另外，形成由多晶硅34构成的低电压晶体管的栅极电极34d。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成高压N沟道晶体管的区域6N露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型掺杂杂质。由此，将N型低浓度扩散层86形成在高压N沟道晶体管的栅极电极34c两侧的半导体衬底20内。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，通过光刻技术，在光致抗蚀剂膜上形成用于使用于形成高压P沟道晶体管的区域6P露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将P型掺杂杂质导入至半导体衬底20内。由此，将P型低浓度扩散层88形成在高压P沟道晶体管的栅极电极34c两侧的半导体衬底20内。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成低电压N沟道晶体管的区域8N露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将N型掺杂杂质导入至半导体衬底20内。由此，将N型低浓度扩散层90形成在低电压N沟道晶体管的栅极电极34d两侧的半导体衬底20内。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成低电压P沟道晶体管的区域8P露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将P型掺杂杂质导入至半导体衬底20内。由此，将P型低浓度扩散层92形成在低电压P沟道晶体管的栅极电极34d两侧的半导体衬底20内。然后，剥离光致抗蚀剂膜。
接着，例如通过CVD法，形成膜厚为100nm的硅氧化膜93。
接着，通过干蚀刻，对硅氧化膜93进行各向异性蚀刻。由此，将由硅氧化膜构成的侧壁绝缘膜93，形成在具有浮置栅极30a和控制栅极34a的层积体的侧壁部分(参照图19)。另外，将由硅氧化膜构成的侧壁绝缘膜93，形成在具有选择栅极30b和多晶硅膜34b的层积体的侧壁部分。另外，在栅极电极34c的侧壁部分形成由硅氧化膜构成的侧壁绝缘膜93。另外，在栅极电极34d的侧壁部分形成由硅氧化膜构成的侧壁绝缘膜93。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成高压N沟道晶体管的区域6N露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将N型掺杂杂质导入至半导体衬底20内。由此，将N型高浓度扩散层94形成在高压N沟道晶体管的栅极电极34c两侧的半导体衬底20内。由N型低浓度扩散层86和N型高浓度扩散层94形成LDD结构的N型源极/漏极扩散层96。由此，形成具有栅极电极34c和源极/漏极扩散层96的高压N沟道晶体管110N。高压N沟道晶体管110N利用于高电压电路(高压电路)中。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成高压P沟道晶体管的区域6P露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将P型掺杂杂质导入至半导体衬底20内。由此，将P型高浓度扩散层98形成在高压P沟道晶体管的栅极电极34c两侧的半导体衬底20内。由P型低浓度扩散层88和P型高浓度扩散层98形成LDD结构的P型源极/漏极扩散层100。由此，形成具有栅极电极34c和源极/漏极扩散层100的高压P沟道晶体管110P。高压P沟道晶体管110P利用于高电压电路(高压电路)中。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成低电压N沟道晶体管的区域8N露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将N型掺杂杂质导入至半导体衬底20内。由此，将N型高浓度扩散层102形成在低电压N沟道晶体管的栅极电极34d两侧的半导体衬底20内。由N型低浓度扩散层90和N型高浓度扩散层102形成LDD结构的N型源极/漏极扩散层104。由此，形成具有栅极电极34d和源极/漏极扩散层104的低电压N沟道晶体管112N。低电压N沟道晶体管112N利用于低电压电路中。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成低电压P沟道晶体管的区域8P露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将P型掺杂杂质导入至半导体衬底20内。由此，将P型高浓度扩散层106形成在低电压P沟道晶体管的栅极电极34d两侧的半导体衬底20内。由P型低浓度扩散层92和P型高浓度扩散层106形成LDD结构的P型源极/漏极扩散层108。由此，形成具有栅极电极34d和源极/漏极扩散层108的低电压P沟道晶体管112P。低电压P沟道晶体管112P利用于低电压电路中。然后，剥离光致抗蚀剂膜。
接着，例如通过溅射法，在整个面上形成膜厚为10nm的钴膜。
接着，通过热处理，使半导体衬底20的表面的硅原子和钴膜中的钴原子发生反应。另外，使控制栅极34c的表面的硅原子和钴膜中的钴原子发生反应。而且，使多晶硅膜34d的表面的硅原子和钴膜中的钴原子发生反应。还有，使栅极电极34c、34d的表面的硅原子和钴膜中的钴原子发生反应。由此，在源极/漏极扩散层36a、36c上形成钴硅化物膜38a、38b(参照图20)。另外，在控制栅极34a上形成钴硅化物膜38c。还有，在多晶硅膜34b上形成钴硅化物膜38d。另外，在源极/漏极扩散层96、100、104、108上形成钴硅化物膜38e。而且，在栅极电极34c、34d上形成钴硅化物膜38f。
接着，通过蚀刻除去未反应的钴膜。
在选择晶体管ST的漏极扩散层36c上形成的钴硅化物膜38b发挥漏极电极的功能。
在存储单元晶体管MT的源极扩散层36a上形成的钴硅化物膜38a发挥源极电极的功能。
在高压晶体管110N、110P的源极/漏极扩散层96、100上形成的钴硅化物膜38e发挥源极/漏极电极的功能。
在低电压晶体管112N、112P的源极/漏极扩散层104、108上形成的钴硅化物膜38e发挥源极/漏极电极的功能。
接着，如图21及图22所示，例如通过CVD法，在整个面上形成膜厚为100mm的硅氮化膜114。硅氮化膜114发挥蚀刻阻止膜的功能。
接着，通过CVD法，在整个面上形成膜厚为1.6μm的硅氧化膜116。由此，形成由硅氮化膜114和硅氧化膜116构成的层间绝缘膜40。
接着，通过CMP法，对层间绝缘膜40的表面进行平坦化处理。
接着，利用光刻技术，形成到达源极/漏极电极38a、38b的接触孔42、到达钴硅化物膜38e的接触孔42以及到达源极/漏极扩散层38e的接触孔42(参照图23、图24)。
接着，通过溅射法，在整个面上形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，例如通过CVD法，在整个面上形成膜厚为300nm的钨膜44。
接着，通过CMP法来对钨膜44以及阻挡膜进行研磨，直到层间绝缘膜40的表面露出为止。由此，将例如由钨构成的导体插件44埋入在接触孔42内。
接着，例如通过溅射法，在埋入有导体插件44的层间绝缘膜40上形成层积膜46，该层积膜46是依次层积Ti膜、TiN膜、Al膜、Ti膜及TiN膜来形成的。
接着，利用光刻技术，对层积膜46形成图案。由此，形成由层积膜构成的配线(第一金属配线层)46。
接着，如图25及图26所示，例如通过高密度等离子体CVD法，形成膜厚为700nm的硅氧化膜118。
接着，通过TEOSCVD法，形成硅氧化膜120。由硅氧化膜118和硅氧化膜120形成层间绝缘膜48。
接着，利用光刻技术，在层间绝缘膜48中形成到达配线46的接触孔50。
接着，在整个面上，通过溅射法，在整个面上形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，例如通过CVD法，在整个面上形成膜厚为300nm的钨膜52。
接着，通过CMP法，对钨膜52以及阻挡膜进行研磨，直到层间绝缘膜48的表面露出为止。由此，例如由钨构成的导体插件52埋入在接触孔50内。
接着，例如通过溅射法，在埋入有导体插件52的层间绝缘膜48上形成层积膜54，该层积膜54是依次层积Ti膜、TiN膜、Al膜、Ti膜以及TiN膜来形成的。
接着，利用光刻技术，对层积膜54形成图案。由此，形成由层积膜构成的配线(第二金属配线层)54。
接着，例如通过高密度等离子体CVD法，形成硅氧化膜122。
接着，通过TEOSCVD法，形成硅氧化膜124。由硅氧化膜122和硅氧化膜124构成层间绝缘膜56。
接着，利用光刻技术，在层间绝缘膜56中形成到达配线54的接触孔58。
接着，通过溅射法，在整个面上形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，例如通过CVD法，在整个面上形成膜厚为300nm的钨膜60。
接着，通过CMP法，对钨膜60以及阻挡膜进行研磨，直到层间绝缘膜56的表面露出为止。由此，例如由钨构成的导体插件60(参照图26)埋入在接触孔58内。
接着，例如通过溅射法，在埋入有导体插件60的层间绝缘膜56上形成层积膜62。
接着，利用光刻技术，对层积膜62形成图案。由此，形成由层积膜构成的配线(第三金属配线层)62。
接着，例如通过高密度等离子体CVD法，形成硅氧化膜126。
接着，通过TEOSCVD法，形成硅氧化膜128。由硅氧化膜126和硅氧化膜128形成层间绝缘膜130。
接着，利用光刻技术，在层间绝缘膜130中形成到达配线62的接触孔132。
接着，通过溅射法，在整个面上形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，例如通过CVD法，在整个面上形成膜厚为300nm的钨膜134。
接着，通过CMP法，对钨膜134以及阻挡膜进行研磨，直到层间绝缘膜130的表面露出为止。由此，例如由钨构成的导体插件(未图示)134埋入在接触孔132内。
接着，例如通过溅射法，在埋入有导体插件134的层间绝缘膜130上形成层积膜136。
接着，利用光刻技术，对层积膜136形成图案。由此，形成由层积膜构成的配线(第四金属配线层)136。
接着，例如通过高密度等离子体CVD法，形成硅氧化膜138。
接着，通过TEOSCVD法，形成硅氧化膜140。由硅氧化膜138和硅氧化膜140形成层间绝缘膜142。
接着，利用光刻技术，在层间绝缘膜142中形成到达配线136的接触孔143。
接着，通过溅射法，在整个面上形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，例如通过CVD法，在整个面上形成膜厚为300nm的钨膜146。
接着，通过CMP法，对钨膜146以及阻挡膜进行研磨，直到层间绝缘膜142的表面露出为止。由此，例如由钨构成的导体插件144埋入在接触孔143内。
接着，例如通过溅射法，在埋入有导体插件144的层间绝缘膜142上形成层积膜145。
接着，利用光刻技术，对层积膜145形成图案。由此，由层积膜构成的配线(第五金属配线层)145。
接着，例如通过高密度等离子体CVD法，形成硅氧化膜146。
接着，通过等离子体CVD法，形成膜厚为1μm的硅氮化膜148。
由此，制造本实施方式的非易失性半导体存储器件。
[第二实施方式]
利用图27至图29，说明本发明的第二实施方式的非易失性半导体存储器件的写入方法。图27是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法和删除方法的图。在图27中，括弧内的数值表示非被选线的电位。另外，在图27中，F表示浮点值。图28是示出了本实施方式的非易失性半导体存储器件的读取方法的电路图。图29是示出了本实施方式的非易失性半导体存储器件的读取方法的时序图。针对与图1至图26所示的第一实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
本实施方式的非易失性半导体存储器件的结构，与上面利用图1来叙述的第一实施方式的非易失性半导体存储器件的结构相同。
本实施方式的非易失性半导体存储器件的读取方法的主要特征在于，将相邻位线BL_(ADJACENT)的电位设定为V_cc。
在读取已写入存储单元晶体管MT中的信息时，按照图29所示的时序图，将各部的电位设定为如图27及图28所示。
首先，确定需选择的存储单元(被选单元)MC_(SELECT)的地址。
接着，将连接至被选单元MC_(SELECT)的选择晶体管ST的漏极上的被选位线BL_(SELECT)的电位设为V_cc。另外，将相邻位线BL_(ADJACENT)的电位设为V_cc。另外，将除了被选位线BL_(SELECT)和相邻位线BL_(ADJACENT)之外的其他位线BL的电位设为浮点值。此外，后述的被选源极线SL_(SELECT)相对被选位线BL_(SELECT)位于第一侧。相邻源极线SL_(ADJACENT)相对被选位线BL_(SELECT)位于第二侧，该第二侧是第一侧的相反侧。相邻位线BL_(ADJACENT)相对相邻源极线SL_(ADJACENT)位于第二侧。另外，被选单元MC_(SELECT)的选择晶体管ST的漏极和相邻单元MC_(ADJACENT)的选择晶体管ST的漏极，利用被选位线BL_(SELECT)共同连接在一起。另外，相邻单元MC_(ADJACENT)的存储单元晶体管MT的源极和与相邻单元MC_(ADJACENT)相邻的其他相邻单元MC_(ADJACENT)′的存储单元晶体管MT的源极，利用相邻源极线SL_(ADJACENT)共同连接在一起。相邻位线BL_(ADJACENT)连接至其他相邻单元MC_(ADJACENT)′的选择晶体管ST的漏极上。另外，将连接至相邻单元MC_(ADJACENT)上的相邻源极线SL_(ADJACENT)的电位设为V_cc。另外，将连接至被选单元MC_(SELECT)上的源极线(被选源极线)SL_(SELECT)的电位设为0V(接地)。另外，将其他源极线SL的电位设为浮点值，即将除了被选源极线S_(SELECT)及相邻源极线SL_(SELECT)之外的源极线SL的电位设为浮点值。另外，将所有第一字线WL1的电位，在读取等待时始终设为V_cc。将阱26的电位均都设为0V。
接着，将被选位线BL_(SELECT)连接至读出放大器13(参照图29)。
接着，将连接至被选单元MC_(SELECT)上的第二字线WL2_(SELECT)的电位设为V_cc(参照图29)。另一方面，将除了被选第二字线WL2_(SELECT)之外的多条第二字线WL2的电位设为0V。
在被选单元MC_(SELECT)的存储单元晶体管MT中已写入有信息的情况下，即，在被选单元MC_(SELECT)的存储单元晶体管MT的信息为“1”的情况下，在存储单元晶体管MT的浮置栅极30a上蓄积有电荷。在该情况下，在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间不流通电流，所以在被选择的1条位线(被选位线)BL_(SELECT)上不流通电流。因此，被选位线BL_(SELECT)的电位保持V_cc。被选位线BL_(SELECT)的电位被读出放大器13检测出。在被选位线BL_(SELECT)的电位保持V_cc的情况下，判断为被选单元MC_(SELECT)的存储单元晶体管MT的信息是“1”(参照图29)。
另一方面，在删除了已写入被选单元MC_(SELECT)的存储单元晶体管MT中的信息的情况下，即，在被选单元MC_(SELECT)的存储单元的信息为“0”的情况下，在存储单元晶体管MT的浮置栅极30a上未蓄积有电荷。在该情况下，在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通电流，所以在被选择的1条位线BL_(SELECT)上流通电流。因此，被选位线BL_(SELECT)的电位逐渐降低，不久变为0V。在被选位线BL_(SELECT)的电位变为低于V_cc的情况下，判断为被选单元MC_(SELECT)的存储单元晶体管MT的信息是“0”(参照图29)。
由此，已写入存储单元晶体管MT中的信息被读取。
此外，在本实施方式中，之所以将相邻位线BL_(ADJACENT)的电位设定为V_cc，是出于如下的理由。
即，在相邻位线BL_(SELECT)的电位为浮点值的情况下，即使是将相邻源极线SL_(SELECT)的电位设定为V_cc，也会可能在相邻单元MC_(ADJACENT)以及其他相邻单元MC_(ADJACENT)′中的存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通意想不到的电流。在该情况下，在被选单元MC_(SELECT)中，不管在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间是否流通电流，也在被选位线BL_(SELECT)上流通电流。尽管在被选单元MC_(SELECT)中的存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间不流通电流，但也会在相邻单元MC_(ADJACENT)以及其他相邻单元MC_(ADJACENT)′中的存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通电流的情况下，会对被选单元MC_(SELECT)的存储单元晶体管MT的信息进行错误的判断。
与此相对，在本实施方式中，在读取已写入被选单元MC_(SELECT)的存储单元晶体管MT中的信息时，不仅将相邻源极线SL_(SELECT)的电位设为V_cc，也将相邻位线BL_(SELECT)的电位设为V_cc。因此，若采用本实施方式，则在相邻单元MC_(ADJACENT)以及其他相邻单元MC_(ADJACENT)′中，能够更加可靠地防止在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通意想不到的电流。因此，若采用本实施方式，则更加可靠地防止对被选单元MC_(SELECT)的存储单元晶体管MT的信息进行错误的判断。
此外，本实施方式的非易失性半导体存储器件的写入方法及删除方法，与第一实施方式的非易失性半导体存储器件的写入方法及删除方法相同。
[第三实施方式]
利用图30及图34，说明本发明的第三实施方式的非易失性半导体存储器件的读取方法。图30是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法和删除方法的图。在图30中，括弧内的数值表示非被选线的电位。另外，在图30中，F表示浮点值。图31是示出了本实施方式的非易失性半导体存储器件的读取方法的时序图。图32至图34是示出了本实施方式的非易失性半导体存储器件的读取方法的电路图。针对与图1至图29所示的第一或第二实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
本实施方式的非易失性半导体存储器件的读取方法的主要特征在于，将所有位线BL的电位和所有源极线的电位设定为V_cc′，然后，将被选位线BL_(SELECT)的电位设定为V_cc，将被选源极线SL的电位设为0V，以此读取已写入存储单元晶体管MT中的信息。
本实施方式的非易失性半导体存储器件的结构与上面利用图1来叙述的第一实施方式的非易失性半导体存储器件的结构相同。
在读取已写入存储单元晶体管MT中的信息时，按照图31所示的时序图，将各部的电位设定为如图30以及图32至图34所示。
首先，确定需选择的存储单元(被选单元)MC_(SELECT)的地址。
接着，将所有位线BL的电位设定为V_cc′，并将所有源极线SL的电位设定为V_cc′(参照图32)。V_cc′采用与电源电压V_cc相等的电压或低于电源电压V_cc的电压。由此，将所有位线BL以及所有源极线SL设定(charger up)为V_cc′。另外，将所有第一字线WL1的电位，在读取等待时始终设为V_cc。将阱26的电位均都设为0V。
接着，将连接至被选单元MC_(SELECT)的选择晶体管ST的漏极上的被选位线BL_(SELECT)的电位设为V_cc。另外，将连接至被选单元MC_(SELECT)的存储单元晶体管MT的源极上的被选源极线SL_(SELECT)的电位设为0V(参照图33)。
接着，将被选位线BL_(SELECT)连接至读出放大器13(参照图31)。
接着，将连接至被选单元MC_(SELECT)的第二字线WL2_(SELECT)的电位设为V_cc(参照图34)。此外，将除了被选第二字线WL2_(SELECT)之外的所有第二字线WL2的电位设为0V。
在被选单元MC_(SELECT)的存储单元晶体管MT中已写入有信息的情况下，即，在被选单元MC_(SELECT)的存储单元晶体管MT的信息为“1”的情况下，在存储单元晶体管MT的浮置栅极30a上蓄积有电荷。在该情况下，在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间不流通电流，所以在被选择的1条位线(被选位线)BL_(SELECT)上不流通电流。因此，被选位线BL_(SELECT)的电位变为V_cc。即使在被选单元MC_(SELECT)以外的存储单元MC中发生了漏电流，被选位线BL_(SELECT)的电位也不会低于V_cc′。被选位线BL_(SELECT)的电位被读出放大器13检测出。在被选位线BL_(SELECT)的电位为V_cc′以上的情况下，判断为被选单元MC_(SELECT)的存储单元晶体管MT的信息是“1”(参照图31)。
另一方面，在删除了已写入被选单元MC_(SELECT)的存储单元晶体管MT中的信息的情况下，即在被选单元MC_(SELECT)的存储单元的信息为“0”的情况下，在存储单元晶体管MT的浮置栅极30a上未蓄积有电荷。在该情况下，在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通电流，所以在被选择的1条位线(被选位线)BL_(SELECT)上流通电流。因此，被选位线BL_(SELECT)的电位逐渐降低，不久变为0V。在被选位线BL_(SELECT)的电位变成低于V_cc′的情况下，判断为被选单元MC_(SELECT)的存储单元晶体管MT的信息是“0”(参照图31)。
由此，已写入存储单元晶体管MT中的信息被读取。
此外，在本实施方式中，之所以将非被选位线BL的电位设为V_cc，将非被选源极线的电位设为V_cc′，是出于如下的理由。
即，在非被选位线BL的电位及非被选源极线SL的电位为浮点值的情况下，可能会在被选单元MC_(SELECT)以外的存储单元MC中的存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通意想不到的电流。在该情况下，不管在被选单元MC_(SELECT)中的存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间是否流通电流，也在被选位线BL_(SELECT)上流通电流。不管在被选单元MC_(SELECT)中的存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间不流通电流，也会在被选单元MC_(SELECT)以外的存储单元MC中的存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通电流的情况下，会对被选单元MC_(SELECT)的存储单元晶体管MT的信息进行错误的判断。
与此相对，在本实施方式中，在读取已写入被选单元MC_(SELECT)的存储单元晶体管MT中的信息时，将非被选位线BL和非被选源极线SL的电位设为V_cc′。因此，根据本实施方式，即使在被选单元MC_(SELECT)以外的存储单元MC中的存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通意想不到的电流的情况下，若被选单元MC_(SELECT)的存储单元晶体管MT的信息为“1”，则被选位线BL_(SELECT)的电位变为V_cc′以上。因此，若采用本实施方式，则能够更加可靠地防止对被选单元MC_(SELECT)的存储单元晶体管MT的信息进行错误的判断。
此外，本实施方式的非易失性半导体存储器件的写入方法及删除方法，与第一实施方式的非易失性半导体存储器件的写入方法及删除方法相同。
[第四实施方式]
利用图35及图40，说明本发明的第四实施方式的非易失性半导体存储器件的读取方法。图35是示出了本实施方式的非易失性半导体存储器件的电路图。图36是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法和删除方法的图。在图36中，括弧内的数值表示非被选线的电位。另外，在图36中，F表示浮点值。图37是示出了本实施方式的非易失性半导体存储器件的读取方法的时序图。图38至图40是示出了本实施方式的非易失性半导体存储器件的读取方法的电路图。针对与图1至图34所示的第一至第三实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
(非易失性半导体存储器件)
首先，利用图35来说明本实施方式的非易失性半导体存储器件。
本实施方式的非易失性半导体存储器件的主要特征在于，在第一列译码器12上连接有比较器13a。
如图35所示，在第一列译码器12上连接有比较器13a。比较器13a用于被选位线BL_(SELECT)的电位和非被选源极线SL的电位V_cc′进行比较。
在被选位线BL_(SELECT)的电位高于非被选源极线SL的电位V_cc′的情况下，比较器13a的输出例如为“H”电平(高电平)。
另一方面，在被选位线BL_(SELECT)的电位低于非被选源极线SL的电位V_cc′的情况下，比较器13a的输出例如为“L”电平(低电平)。
通过连接至比较器13上的外部电路(未图示)来读取比较器13a的输出。
由此，构成本实施方式的非易失性半导体存储器件。
(读取方法)
接着，利用图36至图40，说明本实施方式的非易失性半导体存储器件的读取方法。
在读取已写入被选单元MC_(SELECT)的存储单元晶体管MT中的信息时，按照图37所示的时序图，将各部的电位设定为图36以及图38至图40所示。
首先，确定需选择的存储单元(被选单元)MC_(SELECT)的地址。
接着，将所有位线BL的电位设定为V_cc′，并将所有源极线SL的电位设定为V_cc′(参照图38)。V_cc′采用与电源电压V_cc相等的电压或低于电源电压V_cc的电压。由此，将所有位线BL以及所有源极线SL设定为V_cc′。另外，将所有第一字线WL1的电位，在读取等待时始终设为V_cc。将阱26的电位均都设为0V。
接着，将连接至被选单元MC_(SELECT)的选择晶体管ST的漏极上的被选位线BL_(SELECT)的电位设为V_cc。另外，将连接至被选单元MC_(SELECT)的存储单元晶体管MT的源极上的被选源极线SL_(SELECT)的电位设为0V(参照图39)。
接着，将被选位线BL_(SELECT)和非被选源极线SL连接至比较器13a上(参照图37)。具体地讲，将非被选源极线SL连接至比较器13a的一侧输入端子(基准输入端子)上，将被选位线BL_(SELECT)连接至比较器13a的另一侧输入端子上。
接着，将连接至被选单元MC_(SELECT)上的第二字线WL2_(SELECT)的电位设为V_cc(参照图40)。此外，将除了被选第二字线WL2_(SELECT)之外的所有第二字线WL2的电位设为0V。
在被选单元MC_(SELECT)的存储单元晶体管MT中已写入有信息的情况下，即，在被选单元MC_(SELECT)的存储单元晶体管MT的信息为“1”的情况下，在存储单元晶体管MT的浮置栅极30a上蓄积有电荷。在该情况下，在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间不流通电流，所以在被选择的1条位线(被选位线)BL_(SELECT)上不流通电流，从而被选位线BL_(SELECT)的电位变为V_cc。即使在被选单元MC_(SELECT)以外的存储单元MC中发生漏电流，被选位线BL_(SELECT)的电位也不会低于V_cc′。在被选位线BL_(SELECT)的电位高于非被选源极线SL的电位V_cc′的情况下，比较器13a的输出例如为“H”电平。在比较器13a的输出例如为“H”电平的情况下，判断为被选单元MC_(SELECT)的存储单元晶体管MT的信息是“1”(参照图37)。
另一方面，在删除了已写入被选单元MC_(SELECT)的存储单元晶体管MT中的信息的情况下，即在被选单元MC_(SELECT)的存储单元的信息为“0”的情况下，在存储单元晶体管MT的浮置栅极30a上未蓄积有电荷。在该情况下，在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通电流，所以在被选位线BL_(SELECT)上流通电流。因此，被选位线BL_(SELECT)的电位逐渐降低，不久变为0V。在被选位线BL_(SELECT)的电位低于非被选源极线SL的电位V_cc′的情况下，比较器13a的输出例如为“L”电平。在比较器13a的输出例如为“L”电平的情况下，判断为被选单元MC_(SELECT)的存储单元晶体管MT的信息是“0”(参照图37)。
由此，已写入被选单元MC_(SELECT)的存储单元晶体管MT中的信息被读取。
此外，本实施方式的非易失性半导体存储器件的写入方法及删除方法，与第一实施方式的非易失性半导体存储器件的写入方法及删除方法相同。
[第五实施方式]
利用图41及图42，说明本发明的第五实施方式的非易失性半导体存储器件及其读取方法、写入方法和删除方法。图41是示出了本实施方式的非易失性半导体存储器件的电路图。针对与图1至图40所示的第一至第四实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
(非易失性半导体存储器件)
首先，利用图41来说明本实施方式的非易失性半导体存储器件。
本实施方式的非易失性半导体存储器件的主要特征在于，位线BL经由第一保护晶体管150连接至第一列译码器12上，源极线SL经由第二保护晶体管151连接至第一列译码器12上，第二字线WL2经由第三保护晶体管152连接至第二行译码器18上。
如图41所示，各条位线BL经由第一保护晶体管150连接至行译码器12上。换言之，第一保护晶体管150的源极/漏极的一方连接至位线BL上，第一保护晶体管150的源极/漏极的另一方连接至列译码器12上。
各个第一保护晶体管150的栅极经由第一控制线CL1连接至控制电路154上。各个第一保护晶体管150受控制电路154的控制。
第一保护晶体管150的栅极绝缘膜(未图示)的膜厚设定成与选择晶体管SL的栅极绝缘膜28b的膜厚相等。之所以将第一保护晶体管150的栅极绝缘膜的膜厚与选择晶体管SL的栅极绝缘膜28b的膜厚同样地设定为相对厚，是为了充分确保第一保护晶体管150的耐电压。
另外，各条源极线SL经由第二保护晶体管151连接至行译码器12上。换言之，第二保护晶体管151的源极/漏极的一方连接至源极线SL上，第二保护晶体管151的源极/漏极的另一方连接至列译码器12上。
各个第二保护晶体管151的栅极经由第二控制线CL2连接至控制电路154上。各个第二保护晶体管151受控制电路154的控制。
第二保护晶体管151的栅极绝缘膜(未图示)的膜厚设定成与选择晶体管SL的栅极绝缘膜28b的膜厚相等。之所以将第二保护晶体管151的栅极绝缘膜的膜厚与选择晶体管SL的栅极绝缘膜28b的膜厚同样地设定为相对厚，是为了充分确保第二保护晶体管151的耐电压。
另外，各条第二字线WL2经由第二保护晶体管152连接至第二行译码器18上。换言之，第二保护晶体管152的源极/漏极的一方连接至第二字线WL2，第二保护晶体管152的源极/漏极的另一方连接至第二行译码器18。
各个第二保护晶体管152的栅极经由第三控制线CL3连接至控制电路154上。各个第三保护晶体管152受控制电路154的控制。
第三保护晶体管152的栅极绝缘膜(未图示)的膜厚设定成与选择晶体管SL的栅极绝缘膜28b的膜厚相等。之所以将第三保护晶体管152的栅极绝缘膜的膜厚与选择晶体管SL的栅极绝缘膜28b的膜厚同样地设定为相对厚，是为了充分确保第三保护晶体管152的耐电压。
由此，构成本实施方式的非易失性半导体存储器件。
(非易失性半导体存储器件的工作)
接着，利用图41及图42，说明本实施方式的非易失性半导体存储器件的工作。图42是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法和删除方法的图。在图42中，括弧内的数值表示非被选线的电位。另外，在图42中，F表示浮点值。
(读取方法)
首先，利用图42来说明本实施方式的非易失性半导体存储器件的读取方法。
在本实施方式中，在读取已写入存储单元晶体管MT中的信息时，将第一控制线CL1的电位设为5V，将第二控制线CL2的电位设为5V，将第三控制线CL3的电位设为5V。即，在本实施方式中，在读取已写入存储单元晶体管MT中的信息时，使第一保护晶体管150、第二保护晶体管151以及第三保护晶体管152处于导通状态。另外，位线BL的电位、源极线SL的电位、第一字线WL1的电位、第二字线WL2的电位以及阱26的电位，与在第一至第四实施方式中某一实施方式的非易失性半导体存储器件的读取方法中的各部的电位相同。
由于第一保护晶体管150、第二保护晶体管151以及第二保护晶体管152处于导通状态，所以位线BL电连接至第一列译码器12，源极线SL电连接至第一列译码器12，第二字线WL2电连接至第二行译码器18。因此，本实施方式的非易失性半导体存储器件通过与第一至第四实施方式中的某一实施方式的非易失性半导体存储器件的读取方法同样的方法，能够读取已写入存储单元晶体管MT中的信息。
(写入方法)
接着，利用图41及42来说明本实施方式的非易失性半导体存储器件的写入方法。
在本实施方式中，在向存储单元晶体管MT写入信息时，将第一控制线CL1的电位设为5V，将第二控制线CL2的电位设为0V，将第三控制线CL3的电位设为5V。即，在本实施方式中，在向存储单元晶体管MT写入信息时，使第一保护晶体管150以及第三保护晶体管152处于导通状态，并使第二保护晶体管151处于截止状态。另外，位线BL的电位、源极线SL的电位、第一字线WL1的电位、第二字线WL2的电位以及阱26的电位，与在第一至第四实施方式中某一实施方式的非易失性半导体存储器件的读取方法中的各部的电位相同。
在向存储单元晶体管MT写入信息时，利用第二列译码器14向被选源极线SL_(SELECT)施加高电压。由于第一行译码器12由低电压电路(低耐电压电路)构成，所以若在被选源极线SL_(SELECT)连接至第一列译码器12上的状态下，利用第二行译码器14来向被选源极线SL_(SELECT)施加高电压，则第一行译码器12可能会遭到破坏。在本实施方式中，在向存储单元晶体管MT写入信息时，由于第二保护晶体管151处于截止状态，所以由低电压电路构成的第一列译码器12与源极线SL电性断开。因此，若采用本实施方式，则能够防止由低电压电路构成的第一列译码器12在向存储单元晶体管MT写入信息时遭到破坏。
(删除方法)
接着，利用图32来说明本实施方式的非易失性半导体存储器件的删除方法。
在删除已写入存储单元阵列10中的信息时，将第一控制线CL1的电位设为0V，将第二控制线CL2的电位设为0V，将第三控制线CL3的电位设为0V。即，在本实施方式中，在向存储单元晶体管MT写入信息时，使第一保护晶体管150、第二保护晶体管151以及第三保护晶体管152处于截止状态。另外，位线BL的电位、源极线SL的电位、第一字线WL1的电位、第二字线W12的电位以及阱26的电位，与在第一至第四实施方式中的某一实施方式的非易失性半导体存储器件的删除方法中的各部的电位相同。
在删除已写入存储单元阵列10中的信息时，向第一字线WL1和阱26施加高电压。由于第一列译码器12以及第二行译码器18由低电压电路构成，所以若在第一列译码器12、第二行译码器18电连接至存储单元阵列10上的状态下删除存储单元阵列10的信息，则第一列译码器12、第二行译码器18可能会遭到破坏。在本实施方式中，在删除已写入存储单元阵列10中的信息时，由于第一保护晶体管150、第二保护晶体管151以及第三保护晶体管152处于截止状态，所以位线BL与第一列译码器12电性断开，源极线SL与第一列译码器12电性断开，第二字线WL2与第二行译码器18电性断开。即，在本实施方式中，在删除已写入存储单元阵列10中的信息时，由低电压电路构成的第一列译码器12以及第二行译码器16与存储单元阵列10电性断开。因此，若采用本实施方式，则在删除已写入存储单元阵列10中的信息时，能够防止耐电压低的第一列译码器12以及第二行译码器18遭到破坏。
[第六实施方式]
利用图43至图45，说明本发明的第六实施方式的非易失性半导体存储器件的写入方法。图43是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法和删除方法的图。在图43中，括弧内的数值表示非被选线的电位。另外，在图43中，F表示浮点值。图44是示出了本实施方式的非易失性半导体存储器件的写入方法的时序图。图45是示出了控制栅极电压和阈值电压之差与阈值电压的变化量之间的关系的曲线图。针对与图1至图42所示的第一至第五实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
本实施方式的非易失性半导体存储器件的结构，与如上所述的第一至第五实施方式中的某一实施方式的非易失性半导体存储器件的结构相同。
本实施方式的非易失性半导体存储器件的写入方法的主要特征在于，一边使连接至被选单元MC_(SELECT)的第一字线WL1_(SELECT)的电位逐渐上升，一边向被选源极线SL_(SELECT)以脉冲状施加电压，以此将信息写入被选单元MC_(SELECT)的存储单元晶体管MT中。
在向存储单元晶体管MT写入信息时，如图43所示，将被选位线BL_(SELECT)的电位设为0V。另外，将相邻位线BL_(ADJUSTANT)的电位设为V_cc。另外，将其他位线BL的电位设为0V(接地)，即将除了被选位线BL_(SELECT)和相邻位线BL_(ADJUSTANT)以外的位线BL的电位设为0V(接地)。
另外，将连接至被选单元MC_(SELECT)的第二字线WL2_(SELECT)的电位设为V_cc。另一方面，将被选第二字线WL2_(SELECT)以外的第二字线WL2的电位设为0V(接地)。
另外，如图44所示，向连接至被选单元MC_(SELECT)的第一字线WL1_(SELECT)施加逐渐上升的电压V_step。另一方面，将被选第一字线WL1_(SELECT)以外的第一字线WL1的电位设为0V(接地)或浮点值。
另外，如图44所示，向连接至被选单元MC_(SELECT)的被选源极线SL_(SELECT)以脉冲状施加电压。将施加至被选源极线SL_(SELECT)的脉冲状的电压例如设为5V。另一方面，将被选源极线SL_(SELECT)以外的源极线SL的电位设为0V(接地)或浮点值。
此外，将阱26的电位始终设为0V(接地)。
在本实施方式中，之所以一边使施加至被选第一字线WL1_(SELECT)上的电压V_step逐渐上升，一边向被选源极线SL_(SELECT)以脉冲状施加电压，是出于如下的理由。即，在向存储单元晶体管MT的控制栅极34b施加了高电压的情况下，在存储单元晶体管MT的源极/漏极之间的电阻变小。那么，在存储单元晶体管MT的源极/漏极之间的电阻变得比在选择晶体管ST的源极/漏极之间的电阻小。那么，在选择晶体管的源极/漏极之间施加有大的横向电场，而在存储单元晶体管MT的源极/漏极之间未施加足够的横向电场。若在存储单元晶体管MT的源极/漏极之间未施加足够的横向电场，则在存储单元晶体管MT的源极/漏极之间电子未被加速，所以写入速度变慢。在本实施方式中，由于在写入的初始阶段向被选第一字线WL1_(SELECT)施加相对低的电压，所以在存储单元晶体管MT的源极/漏极之间的电阻不会变得过高。然后，若向被选源极线L_(SELECT)以脉冲状施加电压，则电荷注入至存储单元晶体管MT的浮置栅极30a。然后，若一边使被选第一字线WL1_(SELECT)的电压逐渐上升，一边向被选源极线SL_(SELECT)以脉冲状施加电压，则电荷逐渐地注入至存储单元晶体管MT的浮置栅极30a。虽然施加至被选第一字线WL1_(SELECT)上的电压V_step逐渐上升，但蓄积在浮置栅极30a上的电荷也逐渐增加，所以在存储单元晶体管MT的源极/漏极之间的电阻也不会变得过大。因此，若根据本实施方式，则能够实现将信息写入存储单元晶体管MT中时的写入速度的高速化。
图45是示出了控制栅极电压和阈值电压之差与阈值电压的变化量之间的关系的曲线图。从图45可知，若使被选第一字线WL1_(SELECT)的电压上升，使得控制栅极电压和存储单元晶体管MT的阈值电压之差变为2～3V，则能够将每次使被选第一字线WL1_(SELECT)的电压上升时所变化的存储单元晶体管MT的阈值电压的变化量设定为相对大。若每次使被选第一字线WL1_(SELECT)的电压上升时所变化的存储单元晶体管MT的阈值电压的变化量大，则能够将信息高速写入至存储单元晶体管MT。因此，优先使被选第一字线WL1_(SELECT)的电压逐渐上升，使得控制栅极电压和存储单元晶体管MT的阈值电压之差变为2～3V。
此外，在此，如图44所示，举例说明了使施加至被选第一字线WL1_(SELECT)上的电压阶段性地上升的情形，但施加至被选第一字线WL1_(SELECT)上的电压，并不仅限定于如图44所示的电压。例如，如图46中的虚线所示，也可以使施加至被选第一字线WL1_(SELECT)上的电压连续上升。图46是示出了本实施方式的非易失性半导体存储器件的写入方法的其他例子的时序图。另外，如图46中的实线所示，也可以在使电压上升之后暂时降低电压，进而施加高的电压。
[第七实施方式]
利用图47及图48，说明本发明的第七实施方式的非易失性半导体存储器件的写入方法。图47是示出了本实施方式的非易失性半导体存储器件的剖面图。图48是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法和删除方法的图。在图48中，括弧内的数值表示非被选线的电位。另外，在图48中，F表示浮点值。针对与图1至图46所示的第一至第六实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
(非易失性半导体存储器件)
首先，利用图47来说明本实施方式的非易失性半导体存储器件及其读取方法。
本实施方式的非易失性半导体存储器件的主要特征在于，在形成有N型源极扩散层36a的区域导入有P型掺杂杂质，由此形成了P型杂质扩散层35。
如图47所示，在包含了形成有N型源极扩散层36a的区域的区域，导入有P型掺杂杂质。由此，在包含了形成有N型源极扩散层36a的区域的区域，形成有P型杂质扩散层35。
在本实施方式中，之所以在包含了形成有N型源极扩散层36a的区域的区域形成了P型杂质扩散层35，是出于如下的理由。
即，若在包含了形成有N型源极扩散层36a的区域的区域中形成P型杂质扩散层35，则从N型源极扩散层36a起的耗尽层的扩散得以抑制。若从N型源极扩散层36a起的耗尽层的扩散得以抑制，则在N型源极扩散层36a的附近电场强度变强，从而在N型源极扩散层36a的附近能够使载流子急剧地加速。在本实施方式中，由于能够使载流子急剧地加速，所以能够提高将信息写入存储单元晶体管MT中的写入速度。
此外，由于在形成有选择晶体管ST的源极/漏极扩散层36b、36c的区域未导入有P型掺杂杂质，所以选择晶体管ST不会受到P型掺杂杂质的影响。因此，选择晶体管ST的阈值电压不会变高，而且选择晶体管ST能够高速工作。
(读取方法)
本实施方式的非易失性半导体存储器件的读取方法的主要特征在于，向第一字线WL1施加比逻辑电路的电源电压V_cc高的电压Vr。
在本实施方式中，由于在包含了存储单元晶体管MT的N型源极扩散层36a的区域中形成有P型杂质扩散层35，所以存储单元晶体管MT的阈值电压相对高。因此，在向第一字线WL1施加了相对低的电压V_cc的情况下，可能会在存储单元晶体管MT的源极/漏极之间不流通足够的电流。
因此，在本实施方式中，在读取已写入存储单元晶体管MT中的信息时，向第一字线WL1施加比逻辑电路的电源电压V_cc高的电压Vr。由于向第一字线WL1施加相对高的电压Vr，所以能够使足够的电流在存储单元晶体管MT的源极/漏极之间流通，从而能够稳定地读取已写入存储单元晶体管MT中的信息。
[变形实施方式]
本发明并不仅限定于上述实施方式，而能够进行各种各样的变形。
例如，在上述实施方式中，举例说明了在向存储单元晶体管MT写入信息时，将被选源极线SL_(SELECT)的电位设定为5V的情形，但在向存储单元晶体管MT中写入信息时的被选源极线SL_(SELECT)的电位，并不仅限定于5V。在向存储单元晶体管MT中写入信息时的被选源极线SL_(SELECT)的电位，只要是比逻辑电路的电源电压V_cc高的电压即可。若至少将高于逻辑电路的电源电压V_cc的电压施加至被选源极线SL_(SELECT)，则能够使流通在选择晶体管ST的沟道中的电流增大，从而能够加快写入速度。
另外，在上述实施方式，举例说明了在向存储单元晶体管MT写入信息时，将被选第一字线WL1_(SELECT)的电位设定为9V的情形，但在向存储单元晶体管MT中写入信息时的被选第一字线WL1_(SELECT)的电位，并不仅限定于9V。在向存储单元晶体管MT中写入信息时的被选第一字线WL1_(SELECT)的电位，只要是比被选源极线SL_(SELECT)的电位高的电位即可。
产业上的可利用性
本发明的非易失性半导体存储器件及其读取方法、写入方法和删除方法，有助于提供能够高速工作的非易失性半导体存储器件及其读取方法、写入方法和删除方法。