半导体存储装置 【技术领域】
本发明涉及半导体存储装置， 尤其涉及一种存储器电路的位线电位的控制技术。背景技术 以往， 公知有一种为了改善 SRAM(Static Random Access Memory) 的存储器单元 的 SNM(Static Noise Margin)， 对与位线连接的 N 沟道型 MOS(NMOS) 晶体管进行脉冲驱动， 使位线降压的技术。 其中， 作为数据读出方式， 采用了检测位线对的微小电位差的读出放大 器 ( 参照非专利文献 1)。
另一方面， 还公知一种利用用于驱动半导体存储装置的字线的解码电路部， 来控 制信号线的电位电平的技术 ( 参照专利文献 1)。
专利文献 1 ： 日本特开 2007-164922 号公报
非专利文献1： M.Khellah et al.， “Wordline&Bitline Pulsing Schemesfor Improving SRAM Cell Stability in Low-Vcc 65nm CMOS Designs” ， 2006Symposium on VLSI Circuits， Digest of Technical Papers， pp.12-13.
在上述现有的位线降压技术中， 过于降低位线电位的可能性变高。如果在读出动 作时过于降低位线电位， 则存在存储器单元成为写入状态， 被误写入， 使得数据被破坏的问 题。而且， 由于为了对位线进行降压， 将 NMOS 晶体管与位线连接， 所以如果因为偏差使得 NMOS 晶体管的驱动能力变大， 则过于降低位线电位的可能性增大。并且， 由于从 IO 模块的 外部传输对 NMOS 晶体管进行控制的脉冲信号， 所以脉冲信号会失真， 由此， 脉冲宽度的偏 差等也成为过于降低位线电位的主要原因。
并且， 在上述现有的位线降压技术中， 由于对位线电位进行降压， 使得 SRAM 存储 器单元中的访问晶体管的驱动能力变弱， 位线对的电位差达到一定值需要花费时间。 因此， 存在着虽然 SNM 得以改善， 但速度变慢的课题。
另外， 在上述现有的字线驱动技术中， 通过使解码电路部的电位小振幅化， 实现了 高速化及低电力化。但是， 在将电源电压设为 Vdd、 将 NMOS 晶体管的阈值电压设为 Vtn 时， 为了通过 NMOS 晶体管使信号线电位上升到 Vdd-Vtn， 需要很长的预充电时间。
发明内容
本发明的目的在于， 关于半导体存储装置的位线电位控制， 通过使用具有抗偏差 性的电位控制方式， 在防止误写入等误动作的同时， 进行 SNM 改善， 由此实现稳定的动作。
并且， 通过使用能够利用位线电位的降压， 以小振幅进行读出的方式， 来实现高速 化。
为了解决上述课题， 本发明涉及的第一半导体存储装置具备 ： 以矩阵状排列了多 个存储器单元的存储器阵列模块 ； 针对所述存储器单元的列设置的包含第一位线的多条位 线； 控制所述第一位线的电位的第一晶体管 ； 和控制所述第一晶体管的第一逻辑门电路， 采用了所述第一晶体管的漏极或源极与所述第一逻辑门电路的输入连接、 且所述第一晶体管的栅极与所述第一逻辑门电路的输出连接的构成。
而且， 为了解决上述课题， 本发明涉及的第二半导体存储装置具备 ： 以矩阵状排列 了多个存储器单元的存储器阵列模块 ； 针对所述存储器单元的列设置的包含第一位线的多 条位线 ； 控制所述第一位线的电位的第一晶体管 ； 一个电极与所述第一位线连接第一电容 器； 和控制所述第一电容器的第一逻辑门电路 ； 采用了所述第一晶体管的栅极与所述第一 逻辑门电路的输入连接、 且所述第一电容器的另一个电极与所述第一逻辑门电路的输出连 接的构成。
如上所述， 在借助第一晶体管对位线电位进行降压的方式中， 由于从相同的连接 节点向第一晶体管的漏极或源极和第一逻辑门电路的输入供给信号， 所以不会过于降低位 线电位。 而且， 在借助第一电容器对位线电位进行降压的方式中， 由于从相同的连接节点向 第一晶体管及第一逻辑门电路的输入供给信号， 所以不会过于降低位线电位。
即， 由于不会过于降低位线电位， 所以能够防止误写入等误动作。 同时通过降低位 线电位还能实现作为本来目的的改善 SNM。
另外， 为了解决上述课题， 本发明涉及的第三半导体存储装置具备 ： 存储器阵列模 块， 其具有以矩阵状排列的多个存储器单元、 针对所述存储器单元的列设置的包含第一位 线的多条位线、 和针对所述存储器单元的行设置的包含第一字线的多条字线 ； 与所述第一 位线连接的 IO 模块 ； 与所述第一字线连接的解码模块 ； 以及在与所述 IO 模块和所述解码 模块双方相邻的位置上配置的控制模块 ； 所述解码模块具有多个字驱动器， 所述多个字驱 动器分别具有第一 N 沟道型 MOS 晶体管， 所述第一 N 沟道型 MOS 晶体管具有与第一公共节 点连接的源极 ； 所述控制模块具备 ： 具有与所述第一公共节点连接的漏极的第二 N 沟道型 MOS 晶体管、 控制所述第一公共节点的电位的第一晶体管、 和控制所述第一晶体管的第一逻 辑门电路， 采用了所述第一晶体管的漏极或源极与所述第一逻辑门电路的输入连接、 且所 述第一晶体管的栅极与所述第一逻辑门电路的输出连接的构成。
( 发明效果 )
根据本发明， 通过在防止半导体存储装置的误写入等误动作的同时， 进行 SNM 的 改善， 能够实现稳定的动作。 并且， 由于可以利用位线电位的降压， 以小振幅进行读出， 所以 可实现高速动作。
而且， 即使对解码电路部的信号线进行降压， 也能够实现高速及高频动作。 附图说明
图 1 是表示作为本发明涉及的半导体存储装置之一的 SRAM 模块的构成例的图。 图 2 是表示图 1 的存储器阵列模块及 IO 模块的详细结构的框图。 图 3 是表示图 1 的存储器阵列模块及 IO 模块的详细结构的框图。 图 4 是表示图 2 的 IO 模块内的详细构成例 1 的电路图。 图 5 是表示图 2 的 IO 模块内的详细构成例 2 的电路图。 图 6 是表示图 4 及图 5 的定时 (timing) 的图。 图 7 是表示图 2 的 IO 模块内的详细构成例 3 的电路图。 图 8 是表示图 2 的 IO 模块内的详细构成例 4 的电路图。 图 9 是表示图 7 及图 8 的定时的图。图 10 是表示图 2 的 IO 模块内的详细构成例 5 的电路图。 图 11 是表示图 2 的 IO 模块内的详细构成例 6 的电路图。 图 12 是表示图 11 的定时的图。 图 13 是表示在图 8 的基础上， 仅对一条位线连接了数据读出电路的构成的电路 图 14 是表示在图 11 的基础上， 仅对一条位线连接了数据读出电路的构成的电路 图 15 是表示图 2 的 IO 模块内的详细构成例 7 的电路图。 图 16 是表示图 15 的定时的图。 图 17 是表示图 2 的 IO 模块内的详细构成例 8 的电路图。 图 18 是表示图 17 的定时的图。 图 19 是表示图 2 的 IO 模块内的详细构成例 9 的电路图。 图 20 是表示图 19 的定时的图。 图 21 是表示图 2 的 IO 模块内的详细构成例 10 的电路图。 图 22 是表示图 21 的定时的图。 图 23 是表示在图 1 的 SRAM 模块的构成例的基础上， 搭载了第一检测电路的图。 图 24 是表示与图 8 的位线电位控制电路的布局构成相关的简要构成例 1 的俯视 图 25 是表示与图 8 的位线电位控制电路的布局构成相关的简要构成例 2 的俯视 图 26 是表示与图 8 的位线电位控制电路的布局构成相关的简要构成例 3 的俯视图。
图。
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图。 图 27 是表示与图 15 及图 19 的位线电位控制电路的布局构成相关的简要构成例 1 的俯视图。
图 28 是表示与图 15 及图 19 的位线电位控制电路的布局构成相关的简要构成例 2 的俯视图。
图 29 是表示与图 15 及图 19 的位线电位控制电路的布局构成相关的简要构成例 3 的俯视图。
图 30 是表示与图 10 的位线电位控制电路的布局构成相关的简要构成例 1 的俯视 图。
图 31 是表示与图 10 的位线电位控制电路的布局构成相关的简要构成例 2 的俯视 图。
图 32 是表示与图 11 的位线电位控制电路的布局构成相关的简要构成例 1 的俯视 图。
图 33 是表示与图 11 的位线电位控制电路的布局构成相关的简要构成例 2 的俯视 图。
图 34 是表示图 1 的 SRAM 模块内的解码模块及控制模块的详细结构的电路图。
图中 ： 1- 存储器阵列模块 ； 2-IO 模块 ； 3- 解码模块 ； 4- 控制模块 ； 5- 存储器单元 ； 6- 检测电路 ； 7- 电位控制电路 ； 8- 字驱动器 (worddriver) ； 10- 预充电电路 ； 11- 数据读
出电路 ； BL、 NBL- 位线 ； CAP1- 电容器 ； CN1 ～ 5- 连接节点 ； LG1 ～ 5- 逻辑门电路 ； PCD- 预 充电及电位控制信号 ； PCH- 预充电信号 ； RE- 内部信号 ； SIG- 外部信号 ； TR1 ～ 3- 晶体管 ； WL- 字线。 具体实施方式
下面， 参照附图， 对本发明的实施方式详细进行说明。其中， IO 模块内的构成对同 一部分赋予了同一符号， 并省略重复说明。
图 1 表示了作为本发明涉及的半导体存储装置之一的 SRAM 模块的构成例。图 1 的存储器阵列模块 1 是以矩阵状排列了多个存储器单元的构成， 是具备针对存储器阵列模 块 1 的列设置的 IO 模块 2， 具备针对存储器阵列模块 1 的行设置的解码模块 3， 并在与 IO 模块 2 和解码模块 3 双方相邻的位置进而设置了控制模块 4 的构成。
图 2 表示了图 1 的存储器阵列模块 1 及 IO 模块 2 的详细结构。在图 2 中， 存储器 阵列模块 1 具有 ： 以矩阵状排列的多个存储器单元 (MEM)5、 针对这些存储器单元 5 的列设 置的包含第一位线 BL/NBL 的多条位线、 和针对这些存储器单元 5 的行设置的包含第一字线 WL 的多条字线。针对存储器单元 5 的列设置的包含第一位线 BL/NBL 的多条位线上连接着 IO 模块 2。IO 模块 2 具有 ： 第一晶体管 TR1、 第一逻辑门电路 LG1、 第二逻辑门电路 LG2。第 一晶体管 TR1 控制第一位线 BL/NBL 的电位， 第一逻辑门电路 LG1 控制第一晶体管 TR1。从 第一连接节点 CN1 向第一晶体管 TR1 的漏极或源极与第一逻辑门电路 LG1 的输入供给信 号。第一逻辑门电路 LG1 的输出通过第二连接节点 CN2 与第一晶体管 TR1 的栅极连接。并 且， 向第一连接节点 CN1 供给信号的第二逻辑门电路 LG2 被配置在 IO 模块 2 内。第二逻辑 门电路 LG2 接收预充电及电位控制信号 PCD。
根据该构成， 由于从 IO 模块 2 内的第一连接节点 CN1 生成定时， 所以位线电位的 降幅的偏差少。结果， 能够防止因为电位过于降低而引起的误动作。并且， 由于向第一连接 节点 CN1 供给信号的逻辑门电路 LG2 被配置在 IO 模块 2 内， 所以能够减小第一连接节点 CN1 的因波形失真引起的定时偏差。
在图 3 中， 向第一连接节点 CN1 供给信号的第二逻辑门电路 LG2 配置在 IO 模块 2 外的控制模块 4 中。根据该构成， 通过将第二逻辑门电路 LG2 配置到 IO 模块 2 外的控制模 块 4 中， 能够削减 IO 模块 2 内的元件数， 可以实现小面积化。
图 4 是对图 2 的 IO 模块 2 内进行详细表示的构成例 1。第一晶体管 TR1 使用了 N 沟道型 MOS(NMOS) 晶体管， 第一逻辑门电路 LG1 是将反相器纵向二级连接的结构。而且， 是将预充电电路 10 与第一位线 BL/NBL 连接， 具备对预充电电路 10 进行控制的预充电信号 PCH 的构成。
图 5 是对图 2 的 IO 模块 2 内进行详细表示的构成例 2。是将图 4 的预充电信号 PCH 与 PCD 信号共用的构成。根据该构成， 由于不需要预充电信号专用的布线， 所以容易确 保布线资源。
图 6 是表示了图 4 及图 5 的定时的图。这里分成 3 个状态进行说明。
(i) 信号 PCD 为 “L” 电平的情况， 即第一连接节点 CN1 成为 “H” 电平、 第二连接节 点 CN2 成为 “H” 电平、 第一晶体管 TR1 导通， 并且第一连接节点 CN1 的 “H” 电平向第一位线 BL/NBL 传输。即， 第一位线 BL/NBL 处于向 “H” 电平的预充电状态。(ii) 在信号 PCD 为 “H” 电平、 且第一连接节点 CN1 为 “L” 电平、 第二连接节点 CN2 为 “H” 电平的情况下， 第一晶体管 TR1 导通， 并且第一连接节点 CN1 的 “L” 电平向第一位线 BL/NBL 传输。即， 第一位线 BL/NBL 处于向 “L” 电平的降压状态。
(iii) 在信号 PCD 为 “H” 电平、 且第一连接节点 CN1 为 “L” 电平、 第二连接节点 CN2 为 “L” 电平的情况下， 第一晶体管 TR1 截止。即， 第一位线 BL/NBL 以比 “H” 电平稍低的电 位， 处于浮置状态。
这里， 在不具备图 4 及图 5 内的预充电电路 10 的情况下， 根据上述的条件， 在 (i) 中， 由于第一晶体管 TR1 由 NMOS 晶体管构成， 所以预充电电位成为 Vdd-Vtn。在 (ii) 中， 由于由 NMOS 晶体管构成了第一晶体管 TR1， 所以能够使第一位线 BL/NBL 的电位快速下降。 在 (iii) 中， 由于仅在第一逻辑门电路 LG1 的延迟时间内使第一位线 BL/NBL 的电位下降， 之后将第一晶体管 TR1 截止， 所以第一位线 BL/NBL 成为浮置状态。
另外， 在具备图 4 及图 5 内的预充电电路 10 的情况下， 根据上述的条件， 在 (i) 中， 能够通过预充电电路 10 在使预充电电位上升到 Vdd 的同时， 高速地进行预充电。
图 7 是对图 2 的 IO 模块 2 内进行详细表示的构成例 3。第一晶体管 TR1 采用了 P 沟道型 MOS(PMOS) 晶体管， 第一逻辑门电路 LG1 是将反相器一级连接的结构。而且， 是将预 充电电路 10 与第一位线 BL/NBL 连接， 具备对预充电电路 10 进行控制的预充电信号 PCH 的 构成。 图 8 是对图 2 的 IO 模块 2 内进行详细表示的构成例 4。是将图 7 的预充电信号 PCH 与 PCD 信号共用的构成。根据该构成， 由于不需要预充电信号专用的布线， 所以容易确 保布线资源。
图 9 是表示了图 7 及图 8 的定时的图。这里分成 3 个状态进行说明。
(i) 信号 PCD 为 “L” 电平的情况、 即第一连接节点 CN1 为 “H” 电平、 第二连接节点 CN2 为 “L” 电平、 第一晶体管 TR1 导通， 并且第一连接节点 CN1 的 “H” 电平向第一位线 BL/ NBL 传输。即， 第一位线 BL/NBL 处于向 “H” 电平的预充电状态。
(ii) 在信号 PCD 为 “H” 电平、 且第一连接节点 CN1 为 “L” 电平、 第二连接节点 CN2 为 “L” 电平的情况下， 第一晶体管 TR1 导通， 并且第一连接节点 CN1 的 “L” 电平向第一位线 BL/NBL 传输。即， 第一位线 BL/NBL 处于向 “L” 电平的降压状态。
(iii) 在信号 PCD 为 “H” 电平、 且第一连接节点 CN1 为 “L” 电平、 第二连接节点 CN2 为 “H” 电平的情况下， 第一晶体管 TR1 截止。即， 第一位线 BL/NBL 以比 “H” 电平稍低的电 位， 成为浮置状态。
这里， 在不具备图 7 及图 8 内的预充电电路 10 的情况下， 根据上述的条件， 在 (i) 中， 由于第一晶体管 TR1 由 PMOS 晶体管构成， 所以预充电电位成为 Vdd。这里， 由于控制预 充电电位的晶体管经由 2 级与第一位线 BL/NBL 连接， 所以预充电速度变慢。在 (ii) 中， 由 于由 PMOS 晶体管构成了第一晶体管 TR1， 所以能够防止因为第一位线 BL/NBL 的电位过于降 低而引起的误动作。在 (iii) 中， 由于仅在第一逻辑门电路 LG1 的延迟时间内使第一位线 BL/NBL 的电位下降， 之后将第一晶体管 TR1 截止， 所以第一位线 BL/NBL 成为浮置状态。
另外， 在具备图 7 及图 8 内的预充电电路 10 的情况下， 根据上述的条件， 在 (i) 中， 能够通过预充电电路 10 高速地进行预充电。
图 10 是对图 2 的 IO 模块 2 内进行了详细表示的构成例 5。在图 10 中， 第二晶体
管 TR2 控制第一位线 BL/NBL 的电位， 第一电容器 CAP1 与第一位线 BL/NBL 连接， 第四逻辑 门电路 LG4 控制第一电容器 CAP1， 从第三连接节点 CN3 向第二晶体管 TR2 及第四逻辑门电 路 LG4 的输入供给信号。第四逻辑门电路 LG4 的输出通过第四连接节点 CN4 与第一电容器 CAP1 连接。并且， 向第三连接节点 CN3 供给信号的第五逻辑门电路 LG5 被配置在 IO 模块 2 内。另外， 第五逻辑门电路 LG5 也可以配置在 IO 模块 2 外。
根据该构成， 由于使用了第一电容器 CAP1， 所以不依赖于晶体管偏差、 尤其不依赖 于阈值电压 Vt， 因此， 可以抑制第一位线 BL/NBL 的降压幅度的偏差。
图 11 是对图 2 的 IO 模块 2 内进行详细表示的构成例 6。在图 10 的构成的基础 上， 第三晶体管 TR3 夹设在第一位线 BL/NBL 与第一电容器 CAP1 之间， 第六逻辑门电路 LG6 通过第五连接节点 CN5 控制第三晶体管 TR3， 第四逻辑门电路 LG4 控制第六逻辑门电路 LG6 和第一电容器 CAP1。
根据该构成， 由于在读出动作时， 通过第三晶体管 TR3 截止， 第一电容器 CAP1 的电 容不与第一位线 BL/NBL 连接， 所以与图 10 比较， 能够实现高速动作。
图 12 是表示了图 11 的定时的图。这里分成 3 个状态进行说明。
(i) 信号 PCD 为 “H” 电平的情况、 即第三连接节点 CN3 成为 “L” 电平， 第二晶体管 TR2 导通。即， 第一位线 BL/NBL 成为向 “H” 电平的预充电状态。 (ii) 在信号 PCD 为 “L” 电平、 且第三连接节点 CN3 为 “H” 电平、 第四连接节点 CN4 为 “L” 电平的情况下， 第二晶体管 TR2 截止， 并且， 第四连接节点 CN4 的 “L” 电平经由第一 电容器 CAP1 向第一位线 BL/NBL 传输。即， 第一位线 BL/NBL 成为向 “L” 电平的降压状态。
(iii) 在信号 PCD 为 “L” 电平、 且第三连接节点 CN3 为 “H” 电平、 第四连接节点 CN4 为 “L” 电平、 第五连接节点 CN5 为 “H” 电平的情况下， 第二晶体管 TR2 截止， 进而第三晶体 管 TR3 也截止。即， 第一位线 BL/NBL 以比 “H” 电平稍低的电位成为浮置状态。
根据上述的条件， 在 (ii) 中， 由于作为对第一位线 BL/NBL 进行降压的方式使用了 第一电容器 CAP1， 所以不依赖于晶体管偏差、 尤其不依赖于阈值电压 Vt， 因此能够抑制第 一位线 BL/NBL 的降压幅度的偏差。在 (iii) 中， 由于通过第三晶体管 TR3 截止， 第一电容 器 CAP1 的电容不与第一位线 BL/NBL 连接， 所以能够在不增加位线电容的情况下实现高速 动作。
图 13 及图 14 是在图 8 及图 11 的基础上， 只对一方的位线 BL 连接了数据读出电 路 11 的构成。根据该构成， 位线 BL 能够以小振幅动作， 可实现高速化。
图 15 及图 16 表示了图 2 的 IO 模块 2 的构成例 7 和其定时图。在图 15 中， 第一 逻辑门电路 LG1 由 2 输入 NAND 构成， 在输入的一侧连接着第一内部信号 RE。第一内部信号 RE 成为区分读出动作和写入动作的信号。
图 16 表示了动作模式下的位线的状态。读出动作时， 由于在第一内部信号 RE 为 “H” 电平的状态下 2 输入 NAND 等同于反相器， 所以成为与图 8 及图 9 相同的动作， 仅在第一 逻辑门电路 LG1 的延迟时间内第一位线 BL/NBL 被降压。
写入动作时， 在第一内部信号 RE 为 “L” 电平的状态下， 第二连接节点 CN2 成为 “H” 电平， 第一晶体管 TR1 截止。即， 第一位线 BL/NBL 未被降压， 保持 “H” 电平的状态。
根据该构成， 由于没有降低写入时的第一位线 BL/NBL 的电位， 所以可削减写入的 电力。
图 17 及图 18 表示了图 2 的 IO 模块 2 的构成例 8 和其定时图。在图 17 中， 第六 逻辑门电路 LG6 由 2 输入 NAND 构成， 在输入的一侧连接着第一内部信号 RE。
第一内部信号 RE 成为区分读出动作和写入动作的信号。
图 18 表示了动作模式下的位线的状态。读出动作时， 在第一内部信号 RE 为 “H” 电平的状态下， 由于 2 输入 NAND 等同于反相器， 所以成为与图 11 及图 12 相同的动作， 仅在 第六逻辑门电路 LG6 的延迟时间内第一位线 BL/NBL 被降压。
写入动作时， 在第一内部信号 RE 为 “L” 电平的状态下， 第五连接节点 CN5 成为 “H” 电平， 第三晶体管 TR3 截止。即， 第一位线 BL/NBL 未被降压， 保持 “H” 电平的状态。
根据该构成， 由于不降低写入时的第一位线 BL/NBL 的电位， 所以可削减写入的电 力。
图 19 及图 20 表示了图 2 的 IO 模块 2 的构成例 9 和其定时图。在图 19 中， 第一 逻辑门电路 LG1 由 2 输入 NAND 构成， 在输入的一侧连接着第一外部信号 SIG。第一外部信 号 SIG 成为区分对第一位线 BL/NBL 进行降压的情况和不进行降压的情况的信号。
图 20 表示了电位模式下的位线的状态。在第一外部信号 SIG 为 “H” 电平 (ON) 的 状态下， 由于 2 输入 NAND 等同于反相器， 所以成为与图 8 及图 9 相同的动作， 仅在第一逻辑 门电路 LG1 的延迟时间内第一位线 BL/NBL 被降压。在第一外部信号 SIG 为 “L” 电平 (OFF) 的状态下， 第二连接节点 CN2 成为 “H” 电平， 第一晶体管 TR1 截止。即， 第一位线 BL/NBL 未 被降压， 保持 “H” 电平的状态。 根据该构成， 针对如果对第一位线 BL/NBL 进行降压则会引起误动作的情况等， 通 过将第一外部信号 SIG 断开， 能够防止误读出。
图 21 及图 22 表示了图 2 的 IO 模块 2 的构成例 10 和其定时图。在图 21 中， 第六 逻辑门电路 LG6 由 2 输入 NAND 构成， 在输入的一侧连接着第一外部信号 SIG。第一外部信 号 SIG 成为区分对第一位线 BL/NBL 进行降压的情况和不进行降压的情况的信号。
图 22 表示了电位模式下的位线的状态。在第一外部信号 SIG 为 “H” 电平 (ON) 的 状态下， 由于 2 输入 NAND 等同于反相器， 所以成为与图 11 及图 12 相同的动作， 仅在第六 逻辑门电路 LG6 的延迟时间内第一位线 BL/NBL 被降压。在第一外部信号 SIG 为 “L” 电平 (OFF) 的状态下， 第五连接节点 CN5 成为 “H” 电平， 第三晶体管 TR3 截止。即， 第一位线 BL/ NBL 未被降压， 保持 “H” 电平的状态。
根据该构成， 针对如果对第一位线 BL/NBL 进行降压则会引起误动作的情况等， 通 过将第一外部信号 SIG 断开， 能够防止误读出。
图 23 表示了在图 1 的 SRAM 模块的构成例的基础上， 搭载了第一检测电路 6 的图。 在图 23 中， 第一检测电路 6 是检测工艺 (process) 偏差、 电压偏差及温度的电路， 第一外部 信号 SIG 是由第一检测电路 6 产生的起动信号。
根据该构成， 通过搭载对工艺偏差、 电压偏差及温度进行检测的第一检测电路 6， 将检测结果作为第一外部信号 SIG， 输入到 IO 模块 2 内的第一逻辑门电路 LG1 或第六逻辑 门电路 LG6， 能够区分对第一位线 BL/NBL 进行降压的情况和不进行降压的情况。由此， 检 测工艺偏差、 电压偏差及温度， 针对如果对第一位线 BL/NBL 进行降压则会引起误动作的情 况， 能够从第一检测电路 6 设定成第一外部信号 SIG 断开。
图 24 表示了与图 8 的位线电位控制电路的布局构成相关的简要构成例 1。 需要说
明的是， 是不具备预充电电路 10 时的构成例。在图 24 中， 100 是扩散层， 101 是栅电极， 102 是第一布线层， 103 是第二布线层。根据该构成， 由于扩散层 100 上的栅电极 101 与第一位 线 BL/NBL 大致平行， 所以在第一位线 BL/NBL 所使用的第二布线层 103、 与第一晶体管 TR1 的扩散层 100 之间夹设的第一布线层 102， 能够以最小面积构成。因此， 由于可以抑制第一 位线 BL/NBL 的负载容量， 所以有助于位线驱动时的电力削减及速度提高。
图 25 及图 26 表示了与图 8 的位线电位控制电路的布局构成相关的简要构成例 2 及 3。需要说明的是， 是不具备预充电电路 10 时的构成例。根据该构成， 在图 2 的存储器 单元 5 的扩散层上的栅电极与第一位线 BL/NBL 大致垂直的情况下， 图 25 及图 26 的扩散层 100 上的栅电极 101， 以与存储器单元 5 的栅电极相同的方向配置。因此， 对于杂质向扩散 层 100 上的栅电极 101 正下方注入的方向， 由于存储器阵列模块 1 与 IO 模块 2 对齐， 所以 能够降低杂质注入的偏差。
图 27 表示了与图 15 及图 19 的位线电位控制电路的布局构成相关的简要构成例 1。需要说明的是， 是不具备预充电电路 10 时的构成例。根据该构成， 由于扩散层 100 上 的栅电极 101 与第一位线 BL/NBL 大致平行， 所以在第一位线 BL/NBL 所使用的第二布线层 103、 与第一晶体管 TR1 的扩散层 100 之间夹设的第一布线层 102， 能够以最小面积构成。 因 此， 由于可以抑制第一位线 BL/NBL 的负载容量， 所以有助于位线驱动时的电力削减及速度 提高。
图 28 及图 29 表示了与图 15 及图 19 的位线电位控制电路的布局构成相关的简要 构成例 2 及 3。需要说明的是， 是不具备预充电电路 10 时的构成例。根据该构成， 在图 2 的存储器单元 5 的扩散层上的栅电极与第一位线 BL/NBL 大致垂直的情况下， 图 28 及图 29 的扩散层 100 上的栅电极 101， 以与存储器单元 5 的栅电极相同的方向配置。因此， 对于杂 质向扩散层 100 上的栅电极 101 正下方的注入方向， 由于存储器阵列模块 1 与 IO 模块 2 对 齐， 所以能够降低杂质注入的偏差。
图 30 表示了与图 10 的位线电位控制电路的布局构成相关的简要构成例 1。根据 该构成， 由于扩散层 100 上的栅电极 101 与第一位线 BL/NBL 大致平行， 所以在第一位线 BL/ NBL 所使用的第二布线层 103、 与第二晶体管 TR2 的扩散层 100 之间夹设的第一布线层 102， 能够以最小面积构成。因此， 由于可以抑制第一位线 BL/NBL 的负载容量， 所以有助于位线 驱动时的电力削减及速度提高。
图 31 表示了与图 10 的位线电位控制电路的布局构成相关的简要构成例 2。 根据该 构成， 在图 2 的存储器单元 5 的扩散层上的栅电极与第一位线 BL/NBL 大致垂直的情况下， 图 31 的扩散层 100 上的栅电极 101 以与存储器单元 5 的栅电极相同的方向配置。因此， 对 于杂质向扩散层 100 上的栅电极 101 正下方的注入方向， 由于存储器阵列模块 1 与 IO 模块 2 对齐， 所以能够降低杂质注入的偏差。
图 32 表示了与图 11 的位线电位控制电路的布局构成相关的简要构成例 1。根据 该构成， 由于扩散层 100 上的栅电极 101 与第一位线 BL/NBL 大致平行， 所以在第一位线 BL/ NBL 所使用的第二布线层 103、 与第二晶体管 TR2 的扩散层 100 之间夹设的第一布线层 102， 能够以最小面积构成。因此， 由于可以抑制第一位线 BL/NBL 的负载容量， 所以有助于位线 驱动时的电力削减及速度提高。
图 33 表示了与图 11 的位线电位控制电路的布局构成相关的简要构成例 2。 根据该构成， 在图 2 的存储器单元 5 的扩散层上的栅电极与第一位线 BL/NBL 大致垂直的情况下， 图 33 的扩散层 100 上的栅电极 101 以与存储器单元 5 的栅电极相同的方向配置。因此， 对 于杂质向扩散层 100 上的栅电极 101 正下方的注入方向， 由于存储器阵列模块 1 与 IO 模块 2 对齐， 所以能够降低杂质注入的偏差。
图 34 表示了图 1 的 SRAM 模块内的解码模块 3 及控制模块 4 的详细结构。在图 34 中， 成为在解码模块 3 内那样的 NMOS 晶体管的源极线上连接了电位控制电路 7 的构成。
若详细说明， 则解码模块 3 具备多个字驱动器 8。MWL126 及 MWL127 是字驱动器 8 的输入信号， WL126 及 WL127 是字驱动器 8 的输出信号。 各字驱动器 8 具备 ： 具有与电源 Vdd 连接的源极的第一 PMOS 晶体管 P1、 和具有与第一公共节点 CCN 连接的源极的第一 NMOS 晶 体管 N1。
控制模块 4 具备 ： 具有与第一公共节点 CCN 连接的漏极的第二 NMOS 晶体管 N2、 和 电位控制电路 7。电位控制电路 7 具有 ： 第一晶体管 TR11、 第一逻辑门电路 LG11、 第二逻辑 门电路 LG12。第一晶体管 TR11 控制第一公共节点 CCN 的电位， 第一逻辑门电路 LG11 控制 第一晶体管 TR11。从第一连接节点 CN11 向第一晶体管 TR11 的漏极或源极和第一逻辑门 电路 LG11 的输入供给信号。第一逻辑门电路 LG11 的输出与第一晶体管 TR11 的栅极连接。 并且， 向第一连接节点 CN11 供给信号的第二逻辑门电路 LG12 接收时钟信号 CLK。
根据图 34 的构成， 通过对成为长布线的字驱动器 8 的源极线预先进行降压， 能够 实现高速动作。
另外， 本发明不限定于上述的各实施方式， 还能够在不脱离其主旨的范围内进行 各种变形加以实施。即， 电路内的正、 负逻辑可被适当变更。另外， 各实施方式表示了半导 体存储装置之一的 SRAM， 但也可以是 ROM 或其他非易失性存储器等。 并且， 对于存储器单元 而言， 可以不仅仅具备 1 个端口， 而具备多个端口。此时， 需要与多个端口相应的位线数。
( 产业上的可利用性 )
如以上说明那样， 本发明涉及的半导体存储装置通过在防止误写入等误动作的同 时进行 SNM 的改善， 能够实现稳定的动作。并且， 由于利用位线电位的降压， 能够以小振幅 进行读出， 所以有助于高速动作， 尤其有助于 SRAM 或 ROM 等存储器、 存储器内搭载的解码电 路的高速化， 作为微处理器用的闪存存储器等是有用的。