可增加写入裕量的静态随机存取存储器 【技术领域】
本发明关于一种半导体内存装置，特别是关于一种可以增加写入裕量的静态随机存取存储器。
背景技术
阈值电压Vt是MOS晶体管的一个重要的电参数，也是在制造工艺中的重要控制参数。Vt的大小以及一致性对电路乃至集成系统的性能具有决定性的影响。阈值电压的数学表达式是：
Vt＝Ψms-Qox/Cox+Qb/Cox+2Ψb
式中Qox为栅氧化层中固定正电荷密度；Cox为单位面积栅氧化层电容，与栅氧化层厚度tox成反比；Qb为衬底掺杂杂质浓度(耗尽层中电荷)，NMOS管采用P型硅为衬底，此值为负，PMOS管采用N型硅为衬底，此值为正；Ψb为半导体的费米势，NMOS管采用P型硅为衬底，此值为负，PMOS管采用N型硅为衬底，此值为正；Ψms为金属半导体功函数差，铝栅工艺为-0.3v，硅栅工艺为+0.8v。
第一个影响阈值电压的因素是作为介质的二氧化硅(栅氧化层)中的电荷Qox以及电荷的性质。这种电荷通常是由多种原因产生的，其中的一部分带正电，一部分带负电，其净电荷的极性显然会对衬底表面产生电荷感应，从而影响反型层的形成，或者是使器件耗尽，或者是阻碍反型层的形成。Qox通常为可动正电荷。
第二个影响阈值电压的因素是衬底的掺杂浓度Qb。通常，要在衬底的上表面产生反型层，必须施加能够将表面耗尽并且形成衬底少数载流子的积累的栅源电压，这个电压的大小与衬底的掺杂浓度有直接的关系。衬底掺杂浓度(Qb)越低，多数载流子的浓度也越低，使衬底表面耗尽和反型所需要的电压Vgs越小。所以，衬底掺杂浓度是一个重要的参数，衬底掺杂浓度越低，器件的阈值电压数值将越小，反之则阈值电压值越高。对于一个成熟稳定的工艺和器件基本结构，器件阈值电压的调整，主要通过改变衬底掺杂浓度或衬底表面掺杂浓度进行。衬底表面掺杂浓度的调整是通过离子注入杂质离子进行。
第三个影响阈值电压的因素是由栅氧化层厚度tox决定的单位面积栅电容Cox的大小。单位面积栅电容与栅氧化层厚度tox的关系由下式决定：Cox＝ε/tox
式中ε是二氧化硅栅氧化层的介电常数，tox是二氧化硅栅氧化层的厚度。显而易见，单位面积栅电容越大，电荷数量变化对vgs的变化越敏感，器件的阈值电压则越小。
图1与图2分别为一种传统的六晶体管静态随机存取存储单元的结构图以及包含六晶体管静态随机存取存储单元阵列的静态随机存取存储器的结构图。图1中的传统六晶体管静态随机存取存储单元包括PMOS晶体管P1与P2，以及NMOS晶体管N1、N2、N3与N4。PMOS晶体管P2的漏极藕接至NMOS晶体管N2的漏极，PMOS晶体管P1的漏极藕接至NMOS晶体管N1的漏极，NMOS晶体管N2与N1的源极藕接至一互补电压源，如接地或Vss，PMOS晶体管P2的栅极与NMOS晶体管N2的栅极藕接至一储存节点V1，储存节点V1还藕接至PMOS晶体管P1与NMOS晶体管N1的漏极，PMOS晶体管P1的栅极与NMOS晶体管N1的栅极藕接至一储存节点V2，该储存节点V2还藕接至PMOS晶体管P2与NMOS晶体管N2的漏极，NMOS晶体管N3藕接储存节点V1至一位线BL，NMOS晶体管N4藕接储存节点V2至一互补位线/BL，NMOS晶体管N3与N4的栅极都由一字线WL控制，PMOS晶体管P1与P2的源极接至供电电压Vdd。图2为包含传统六晶体静态随机存取存储单元阵列的静态随机存储器的结构图。图中示出了包含九个静态随机存取存储单元的静态随机存储器，其中，该九个静态随机存取存储单元均由供电电压Vdd进行供电，WL0、WL1以及WL2为字线，BL0、BL1以及BL2为位线，静态随机存取存储单元A、B和C共用位线BL1，静态随机存取存储单元D、A和E共用字线WL1。
虽然晶体管生产时都会用各种方法对阈值电压Vt进行校正，但随着半导体技术的发展，六晶体管静态随机存取存储单元的尺寸也越来越小，而影响阈值电压Vt的参数Qb、Qox、tox等相对变化却越来越大，故晶体管阀值电压Vt波动的相对范围就增加了；另一方面，为降低功耗，所有集成电路包括六晶体管静态随机存取存储单元所使用的供电电压Vdd随工艺改进而进一步降低，而供电电压Vdd的降低同时则使得数字电路的噪声容限减小，即高低电平差值电压减小。这些变化使得静态随机存取存储单元的写入裕量比较难保证，故增加静态随机存取存储单元的写入裕量非常有用且有必要。
综上所述，可知先前技术的静态随机存取存储单元存在无法保证写入裕量的问题，因此实有必要提出改进的技术手段，来解决此一问题。
【发明内容】
为克服上述现有技术的静态随机存取存储单元存在无法保证写入裕量缺点，本发明的主要目的在于提供一种静态随机存取存储器，其通过可控电源电路提供可控的供电电压或电源负端电压，可以达到增加静态随机存取存储单元的写入裕量的目的。
为达上述及其它目的，本发明一种可增加写入裕量的静态随机存取存储器，
静态随机存取存储单元阵列，该静态随机存取存储单元阵列包含多个以阵列形式排列的静态随机存取存储单元；以及
可控电源电路，连接于该静态随机存取存储单元阵列，用于给每个静态随机存取存储单元提供可控的电压。
进一步地，该静态随机存取存储单元包含第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及第四NMOS晶体管，该第一NMOS晶体管与该第一PMOS晶体管以及该第二NMOS晶体管与该第二PMOS晶体管分别组成反向器，该第三NMOS晶体管与该第四NMOS晶体管的源极分别与位线及互补位线连接，该第三NMOS晶体管与该第四NMOS晶体管的栅极连接一字线，该第一NMOS晶体管与该第二NMOS晶体管的源极连接至一电源负端，该第一PMOS晶体管与该第二PMOS晶体管的栅极连接至该可控电源电路，由该可控电源电路给该静态随机存取存储单元提供可控的供电电压。
进一步地，当需要进行写入操作时，该可控电源电路使得被操作的静态随机存取存储单元所在列的供电电压减小，其他列的供电电压不变。
进一步地，其特征在于，在读出和保持模式，每列的供电电压不变。
另外，该静态随机存取存储单元可以包含第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及第四NMOS晶体管，该第一NMOS晶体管与该第一PMOS晶体管以及该第二NMOS晶体管与该第二PMOS晶体管分别组成反向器，该第三NMOS晶体管与该第四NMOS晶体管的源极分别与位线及互补位线连接，该第三NMOS晶体管与该第四NMOS晶体管的栅极连接一字线，该第一PMOS晶体管与该第二PMOS晶体管的栅极连接至一电源正端，该第一NMOS晶体管与该第二NMOS晶体管的源极连接至该可控电源电路，由该可控电源电路给该静态随机存取存储单元提供可控的电源负端电压。
进一步地，当需要进行写入操作时，该可控电源电路使得被操作的静态随机存取存储单元所在列的该电源负端电压提高，其他列的电源负端电压不变。
进一步地，在读出和保持模式，每列的电源负端电压不变。
与现有技术相比，本发明一种可增加写入裕量的静态随机存取存储器通过利用可控电源电路对其静态随机存取存储单元阵列的电源正端或电源负端提供可控的电压，使得其在读出和保持模式下，每列供电电压或电源负端电压不变，而当需要进行写入操作时，使得被操作的静态随机存取存储单元所在列的供电电压减小或使得被操作的静态随机存取存储单元所在列的电源负端电压提高，而其他列的电压不变，使得静态随机存取存储单元可接受的高低电平范围得以扩展，由此增加了本发明静态随机存取存储器的写入裕量。
【附图说明】
图1为现有技术一种六晶体管静态随机存取存储单元的电路结构图；
图2为现有技术包含六晶体管静态随机存取存储单元阵列的静态随机存取存储器的结构示意图；
图3为本发明包含静态随机存取存储单元阵列的可增加写入裕量的静态随机存取存储器第一较佳实施例的结构示意图。
图4为图3中一静态随机存取存储单元的电路结构图；
图5为本发明包含静态随机存取存储单元阵列的可增加写入裕量的静态随机存取存储器第二较佳实施例的结构示意图。
图6为图5中一静态随机存取存储单元的电路结构图；
图7为现有技术静态随机存取存储器的仿真波形；
图8为本发明可增加写入裕量的静态随机存取存储器第二较佳实施例的仿真波形。
【具体实施方式】
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
请一并参考图3与图4，图3为本发明包含静态随机存取存储单元阵列的可增加写入裕量的静态随机存取存储器第一较佳实施例的结构示意图，图4为图3中静态随机存取存储单元A的电路结构图。如图所示，本发明一种可增加写入裕量的静态随机存取存储器100包括静态随机存取存储单元阵列101以及可控电源电路102，静态随机存取存储单元阵列101包含多个以阵列形式排列的静态随机存取存储单元(如静态随机存取存储单元A、B、C、D以及E)，其中每个静态随机存取存储单元的电源端均连接至可控电源电路102；可控电源电路102用于给静态随机存取存储单元阵列101供电，提供可控的供电电压(如图中Vdd0、Vdd1以及Vdd2)。本发明静态随机存取存储器100在读出和保持模式，每列的供电电压不变；当需要进行写入操作时，使得被操作的单元所在列的供电电压减小，其他列的供电电压不变。
请同时参考图4，本发明一种可增加写入裕量的静态随机存取存储器中的静态随机存取存储单元A为一位数据的存储架构，可暂时保持该一位的数据，并在稍后的时间中，依据中央处理器所要求的执行指令，将数据传送到运算环境。具体来说，静态随机存取存储单元A包括六个晶体管，分别为第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4，其为一种六晶体管架构的一位存储单元，其中第一NMOS晶体管N1与第一PMOS晶体管P1，第二NMOS晶体管N2与第二PMOS晶体管P2分别组成CMOS反向器，第一NMOS晶体管N1、第一PMOS晶体管P1的栅极与第二PMOS晶体管P2、第二NMOS晶体管N2的漏极相接，形成第二储存节点X2，第二PMOS晶体管P2、第二NMOS晶体管N2的栅极与第一NMOS晶体管N1、第一PMOS晶体管P1的漏极相接，形成第一储存节点X1，第三NMOS晶体管N3与第四NMOS晶体管的栅极连接字线WL，经由第一NMOS晶体管N1、第二NMOS晶体管N2而和位线(位线BL与互补位线BLb)之间进行读出、写入数据的传送，该第三NMOS晶体管N3与该第四NMOS晶体管N4的漏极分别接至接至第一储存节点X1与第二储存节点X2，第一NMOS晶体管N1与第二NMOS晶体管的源极接电源负端(Vss)，第一PMOS晶体管P1与第二PMOS晶体管P2的源极接至一可控电源电路102，该可控电源电路为静态随机存取存储器A提供供电电压Vdd1。
请再次参考图3，具体来说，假设需要对本发明静态随机存取存储器的静态随机存取存储单元A进行写入操作，静态存取存储单元B、C、D、E为相邻单元，其中静态随机存取存储单元D、E和静态随机存取存储单元A共用字线WL1，但其与静态随机存取存储单元A所用供电电源不同且位线(静态随机存储存储单元D的位线为位线BL0，静态随机存取存储单元E的位线为位线BL2)未被选中，故静态随机存取存储单元D、E处于保持状态；而虽然静态随机存取存储单元B、C和静态随机存取存储单元A共用位线BL1和供电电源Vdd1，但字线(静态随机存取存储单元B的字线为字线WL0，静态随机存取存储单元C的字线为字线WL2)不同，故静态随机存取存储单元B、C也处于保持状态。
请一并参照图4，由于静态随机存取存储单元A是对称的，因此写入“1”或“0”的过程完全相同。不失一般性，设静态随机存取存储单元A的初始状态为第一储存节点X1为高电平“1”，第二储存节点X2为低电平“0”，第一PMOS管P1和第二NMOS管N2导通，第二PMOS管P2和第一NMOS管N1截止，当需要在节点X1写入“0”时，系统的译码逻辑电路打开写入使能选中静态随机存取存储单元A，位线BL预充电后字线WL置高电平，作为读写控制电路的第三NMOS管N3和第四NMOS管N4被打开，设置位线BL为低电平“0”，互补位线BLb为高电平“1”，同时降低静态随机存取存储单元A的供电电压至Vdd1-ΔVdd1，因位线BL为低电平，第一PMOS管P1、节点X1、NMOS管N3组成一分压电路，由于供电电压已经被降为Vdd1-ΔVdd1，故第一储存节点X1的电压亦被降低为V1-ΔV1，而第一储存节点X1被连接至第二PMOS管P2和第二NMOS管N2的栅极，此栅极电压降低会导致第二PMOS管P2逐渐进入导通状态而第二NMOS管N2逐渐退出导通状态，第二PMOS管P2逐渐进入导通状态和第二NMOS管N2逐渐退出导通状态会导致其漏极电压，即第二储存节点X2电压逐渐升高，而第二储存节点X2被连接至第一PMOS管P1和第一NMOS管N1的栅极，故第一PMOS管P1和第一NMOS管N1的栅极电压会升高，这就导致第一PMOS管P1逐渐进入截止而第一NMOS管N1逐渐进入导通，第一PMOS管P1逐渐进入截止而第一NMOS管N1逐渐进入导通会使其漏极电压，即第一储存节点X1电压更快下降，如此反复正反馈使得第一储存节点X1和第二储存节点X2电压迅速翻展，即第一储存节点X1被写入低电平“0”，而第二储存节点X2被写入高电平“1”。因为写入瞬间，供电电压下降ΔVdd1导致第一储存节点X1电压下降ΔV1，这使得静态随机存储单元A的状态翻展加速，换个角度来考虑，保持翻展速度不变，则可以增加位线BL低电压至VBL+ΔVBL，静态随机存取存储单元A可接受的低电平范围得以扩展，亦即写入裕量增加了。
若初始状态为“0”而需要写入高电平“1”时，则第二储存节点X2初始电压为高电平“1”，而互补位线BLb为低电平“0”，降低供电电压使得第二储存节点X2降低，由于静态随机存储单元A是对称的，因此其过程完全同于上述初始状态为“1”而需要写入高电平“0”的情况，在此不予赘述。
对于初始状态为“0”而需要写入高电平“0”，以及初始状态为“1”而需要写入高电平“1”的状况，因所有晶体管状态都不改变，则更为简单一些，在此也不予详述。
作为本发明第二较佳实施例，图5为本发明包含静态随机存取存储单元阵列的可增加写入裕量的静态随机存取存储器第二较佳实施例的结构示意图，图6为图5中静态随机存取存储单元A的电路结构图。不同于本发明第一较佳实施例中使用降低供电电压Vdd来增加写入裕量，本发明第二较佳实施例主要是通过提高电源负端电压Vss来增加写入裕量。所有静态存储器的列的供电电源负端电压由可控电源电路102控制，仅需要访问的单元如静态随机存取存储单元A所在列的电源负端电压被提高，其他列的电源负端电压不变。
参考图5，不失一般性，假设需要对本发明第二较佳实施例的静态随机存取存储器的静态随机存取存储单元A进行写入操作，静态存取存储单元B、C、D、E为相邻单元，其中静态随机存取存储单元D、E和静态随机存取存储单元A共用字线WL1，但其与静态随机存取存储单元A所用供电电源负端不同且位线(静态随机存储存储单元D的位线为位线BL0，静态随机存取存储单元E的位线为位线BL2)未被选中，故静态随机存取存储单元D、E处于保持状态；而虽然静态随机存取存储单元B、C和静态随机存取存储单元A共用位线BL1和供电电源负端Vss1，但字线(静态随机存取存储单元B的字线为字线WL0，静态随机存取存储单元C的字线为字线WL2)不同，故静态随机存取存储单元B、C也处于保持状态。
参考图6，不失一般性，假设第一存储节点X1初始电压为高电平“1”，当前要写入低电平“0”，初始状态PMOS晶体管P1和NMOS晶体管N2导通，写入开始时，位线BL置低电平，互补位线BLb置高电平，字线WL置高电平，NMOS晶体管N3和N4打开；升高电源负端电压Vss1，因为NMOS晶体管N2饱和导通，故其漏极电压即第二存储节点X2的电压上升，PMOS晶体管P1栅极电压上升，这使得PMOS晶体管P1导通变弱，其漏极电压即第一存储节点X1电压变低，由于第一存储节点X1接至PMOS晶体管P2和NMOS晶体管N2的栅极，故PMOS晶体管P2逐渐进入导通而NMOS晶体管N2逐渐进入截止，二者漏极电压即第二存储节点X2的电压进一步上升，如此正反馈使得第一存储节点X1电压迅速翻展为低电平“0”而第二存储节点X2电压迅速翻展为低电平“1”。
对于初始状态为“0”而当前要写入“1”、初始为“0”而当前要写入“0”以初始为“1”而当前要写入“1”的情况，图5-6所示的第二较佳实施例与图3-4所示之第一较佳实施例完全相同，在此不予赘述。
图7为现有技术中静态随机存取存储器的仿真波形，图8为本发明可增加写入裕量的静态随机存取存储器第二较佳实施例的仿真波形。图中横坐标表示时间time(ns)，纵坐标表示电压Voltage(v)。图7与图8均显示了第一存储节点X1初始为“0”而当前要写入“1”的情况，字线WL始终为高电平，互补位线BLb由高电平向低电平转变，第一存储节点X1电压由低电平向高电平转变，第二存储节点X2电压随互补位线BLb由高电平向低电平转变，由两个存储节点电压相交处作垂直于时间轴的垂线，该垂线和位线BLb的交点对应于写入裕量。比较图8之本发明可增加写入裕量的静态随机存取存储器第二较佳实施例的仿真波形和图7之现有技术的仿真波形，可见本发明可增加写入裕量的静态随机存取存储器的写入裕量约为300mV(电源负端电压提高至0.2V)，而现有技术仅200mV，可见，本发明静态随机存取存储器的写入裕量明显增加。
通过上述分析，可见，本发明利用一可控电源电路对静态随机存取存储器的静态随机存取存储单元阵列供电，在读和保持模式，使得每列静态随机存取存储单元的供电电压不变，而在需要进行写入操作时，使得被操作的静态随机存取存储单元所在列的供电电压减小，其他列的供电电压不变，使得本发明的静态随机存取存储器可接受的低电平范围得以扩展，增加了静态随机存取存储器的写入裕量。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。