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在其中具有易失性存储器的半导体集成电路器件中，实现高速操作，并且可以提高存储密度。易失性存储器包括字线、具有位线的互补位线、多个共源线以及与字线和互补位线连接的存储单元。存储单元包括晶体管。晶体管的栅电极与字线连接，并且晶体管之一的漏电极与位线之一连接。另一晶体管的漏电极与另一位线连接。晶体管的各源电极与共源线的任一个连接，或者处于浮接状态，从而在存储单元中存储存储信息。

1.  一种半导体集成电路器件，包括：
字线；
包括第一和第二位线的互补位线；
两个或更多N个共源线；以及
存储单元，其与所述字线和所述互补位线连接；
其中所述存储单元包括第一和第二晶体管，
其中所述第一和第二晶体管的栅极与所述字线连接，
其中所述第一晶体管的源极或漏极与所述第一位线连接；
其中所述第二晶体管的源极或漏极与所述第二位线连接；
其中所述第一和第二晶体管中与位线连接的源极或漏极不同的源极或漏极，与第一和N个共源线的任一个连接，或者处于浮接状态，以在所述存储单元中存储存储信息。

2.  根据权利要求1的半导体集成电路器件，
其中在所述存储单元的读取操作期间，所述第一共源线转变为第一电位，并且N个共源线的任一个转变为第一电位。

3.  根据权利要求1的半导体集成电路器件，
其中所述存储单元在其中存储N位的数据。

4.  根据权利要求1的半导体集成电路器件，
其中通过连接形成第一共源线和N个共源线的第M金属层布线与同所述第一和第二晶体管的漏极或源极连接的第(M-1)金属布线层，来进行所述存储单元中的数据的写入。

5.  一种半导体集成电路器件，具有非易失性存储器，所述非易失性存储器包括：
字线；
包括第一和第二位线的互补位线；
第一、第二和第三共源线；
存储单元，其与所述字线和所述互补位线连接；以及
差动读出放大器，其与所述互补位线连接，
其中所述存储单元包括第一和第二晶体管，
其中所述第一和第二晶体管的栅电极与所述字线连接，
其中所述第一晶体管的漏电极与所述第一位线连接，
其中所述第二晶体管的漏电极与所述第二位线连接，以及
其中所述第一和第二晶体管的每个源电极与所述第一、第二和第三共源线的任一个连接，或者处于浮接状态，以在所述存储单元中存储存储信息。

6.  根据权利要求5的半导体集成电路器件，
其中在所述存储单元的读取操作期间，所述第一共源线转变为第一电位，并且所述第二和第三共源线的任一个转变为第一电位。

7.  根据权利要求5的半导体集成电路器件，
其中所述非易失性存储器在一个存储单元内存储两个数据。

8.  根据权利要求5的半导体集成电路器件，
其中通过连接形成所述第一共源线以及第二和第三共源线的第M金属层布线与同所述第一和第二晶体管的漏极连接的第(M-1)金属布线层来进行所述存储单元中的数据的写入。

9.  一种半导体集成电路器件，具有非易失性存储器，所述非易失性存储器包括：
字线；
包括第一和第二位线的互补位线；
第一至第五共源线；
存储单元，其与所述字线和所述互补位线连接；以及
差动读出放大器，其与所述互补位线连接，
其中所述存储单元包括第一和第二晶体管，
其中所述第一和第二晶体管的栅电极与所述字线连接，
其中所述第一晶体管的漏电极与所述第一位线连接，
其中所述第二晶体管的漏电极与所述第二位线连接，以及
其中所述第一和第二晶体管的每个源电极与所述第一至第五共源线的任意一个或多个连接，或者处于浮接状态，以在所述存储单元中存储存储信息。

10.  根据权利要求9的半导体集成电路器件，
其中在所述非易失性存储器的读取操作期间，所述第一共源线转变为第一电位，并且所述第二至第五共源线的任一个转变为第一电位。

11.  根据权利要求9的半导体集成电路器件，
其中所述非易失性存储器在一个存储单元内存储四个数据。

12.  根据权利要求9的半导体集成电路器件，
其中通过连接形成所述第一至第五共源线的第M金属层布线与同所述第一和第二晶体管的漏极连接的第(M-1)金属布线层来进行所述存储单元中的数据的写入。

半导体集成电路器件
相关申请的交叉引用
在此通过参考引入2008年4月30日和2007年6月11日分别提交的日本专利申请No.2008-118506和No.2007-153541的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体集成电路器件，更具体地，涉及有效应用于包括例如掩模型ROM(只读存储器)的非易失性存储器的系统LSI(大规模集成电路)的技术。
背景技术
本发明人研究了例如在装配在系统LSI中的ROM中的以下技术。
例如，存在装配在系统LSI中的ROM，其中ROM的字配置主要是中等规模和大规模的，并且为了获得稳定和高速的操作，存储单元阵列是互补位线结构，以通过差动读出放大器在高速进行读操作。互补位线结构的ROM包括存储单元、字线、互补位线以及与互补位线连接的差动读出放大器。每个存储单元包括一对第一和第二MOS晶体管，其分别具有与同一字线连接的栅电极。第一和第二MOS晶体管的一个源/漏电极分别与互补位线BL和BLB的相应位线连接。第一MOS晶体管的另一源/漏电极与施加有给定电压的电压信号线(共源线)连接，并且第二MOS晶体管的另一源/漏电极处于浮接状态。
作为在上述ROM中写数据的方法，存在这样一种方法，其中根据第一金属层和第二金属层之间的通孔的存在/不存在，在NMOS晶体管的源极或漏极中产生电连接的存在/不存在。另外，存在一种方法，其中根据扩散层和第一金属层之间的通孔的存在/不存在产生电连接的存在/不存在。
图18示出作为本发明的前提已研究过的ROM存储单元的配置的示例。图18是示出用于两位的存储单元及其连接的等效电路。以这种方式配置实际存储阵列，使得存储单元在根据所需字配置和列配置的阵列上布置和连接。在图18中，MC(1)和MC(2)中的每个对应于用于一位的存储单元，并且形成各自存储单元的MOS晶体管的栅极分别与字线WL0和WL1连接。另外，存储单元内的MOS晶体管的漏极与位线BLB和BL连接。存储单元内的晶体管对的任何一个源极通过布局图案上的接触层的设置而与共源线CS连接。即，ROM穿孔层是接触(CONTACT)层，并根据其上两个MOS晶体管的源电极的接触层的设置写入信息。通过连接共源线CS与任一晶体管的源极，当选择字线WL0和WL1的任一个时位线BLB和BL的任一个与共源线CS连接，从而使得可以在位线BLB或BL中引起电势改变以读取存储单元信息。更具体地，当使字线WL0为高电平并且使共源线CS为低电平时，已预充电到高电平的位线BL和BLB中BLB的电势下降。BLB中的电势改变被读出放大器放大，从而使得存储单元信息能够被读取。同样，当使字线WL1为高电平并且使共源线CS为低电平时，位线BL和BLB中BL的电势下降以读取信息。
图19(a)和图19(b)示出对应于图18中所示等效电路的用于两位的ROM存储单元的布局示意图。图19(a)是示出形成MOS晶体管的扩散层(Diffusion)、栅极层(GATE)、作为源极和漏极的引出电极的第一金属层(Metal1)以及连接扩散层与第一金属层的接触层(CONTACT)的布局图案的图示。位于中央部分的两个接触层和第一金属层是用于连接MOS晶体管的漏极与位线BL和BLB的层。位于中央部分的两侧的栅极层(GATE)分别形成字线WL0和WL1。此外，布置在其外侧的接触层和第一金属层是用于连接成对的上和下MOS晶体管的任一源电极与共源线CS的层。即，ROM穿孔层是接触(CONTACT)层，并且根据其上两个MOS晶体管的源电极的接触层的设置写入信息。在其外侧形成的栅极层是用于分隔相邻存储单元的MOS晶体管的分隔栅极。
图19(b)是示出图19(a)的上层的布局图案的示意图。位线BL和BLB由第二金属层(Metal2)形成，并通过过孔1(Via1)与作为下层MOS晶体管源电极的第一金属层连接。共源线CS也由第二金属层(Metal2)形成，并通过过孔1(Via1)与作为下层MOS晶体管漏电极的第一金属层连接。字线WL0和WL1由第三金属层(Metal3)形成。由图19(a)的栅极层形成的字线WL0和WL1以在图19(a)和图19(b)的布局中未示出的字分路图案(word shuntpattern)与由图19(b)的第三金属层形成的字线WL0和WL1连接。字分路图案根据字线电阻器减少的需要而规则布置，例如，每四位或八位。
图20示出ROM存储单元与差动读出放大器的连接的示例。互补位线BL和BLB通过列开关与全局位线gb1和gb1b连接。全局位线gb1和gb1b与差动读出放大器、均衡器电路和输出锁存器的输出端子连接。
图21示出ROM存储单元的连接示意图。如图21中所示，MOS晶体管的任一个通过ROM穿孔与CS线连接以存储数据。尚未进行ROM穿孔的MOS晶体管用作开关，其改变位线b1或b1b的电势，即使选择字线w1。然而，与位线b1和b1b连接的MOS晶体管的扩散电容彼此相等。结果，差动读出放大器的输入电容变得均衡。这实现了稳定的高速读取操作。
图22示出作为本发明的前提已研究过的ROM存储单元通过共源控制系统的读取操作的时序图。读取操作由与时钟的前沿同步地取得控制电路内的地址的操作开始。基于从控制电路输出的地址信号和读取指令命令从解码器驱动字线信号之一w1为高电平。在该操作示例中，选择字线w1 n+3。另外，驱动Y开关控制信号之一yse[n:0]为高电平，并且位线b1和b1b以及全局位线gb1和gb1b通过Y开关彼此连接。另一方面，驱动共源线CS为低电平。驱动字线w1n+3为高电平，并且驱动共源线CS为低电平，结果是，位线b1和b1b之间的电势差根据已写入存储单元的信息而增加。当位线b1和b1b之间的电势差增加到一定程度时，从控制电路输出读出放大器使能信号sae以通过读出放大器进行放大操作。然后，全局位线gb1和gb1b之间的电势差增加为高电平和低电平。当全局位线gb1和gb1b之间的电势差增加时，根据读出数据反转输出锁存器。当读出数据处于初始状态或者与前一读出数据相同时，输出锁存器不反转，并保持该数据。
在该配置的ROM中，因为与存储单元的源节点连接的共源线CS和与其漏节点连接的位线b1和b1b二者在除读取时间外的周期期间设置为Vdd，所以在存储部分的泄漏电流显著减少。另外，当在选择字以后设置CS选择定时时，可以减少对未选存储单元的影响(泄漏电流)。
作为关于上述ROM的技术，存在例如在日本未审查专利公开No.2005-327339中公开的技术。
发明内容
顺便提及，作为本发明人已经研究上述半导体集成电路器件的技术的结果，已证明以下主题。
例如，在上述互补位线结构的存储单元的情况下，能够实现高速操作。然而，因为一个存储单元需要两个晶体管，并且不能存储多于一块数据，因此从密度的观点看这是不利的。
在上述环境下，本发明的目的是提供一种技术，其能够进行高速操作并提高其中具有非易失性存储器的半导体集成电路器件中的存储密度。
另外，在半导体集成电路器件的上述技术中，根据形成存储单元的MOS晶体管与位线的连接的存在/不存在进行存储单元的编程。通常，通过漏极扩散层与其上层上的位线的第一金属层布线的接触或者与漏极扩散连接的第一金属层布线与位于其上层上的第二金属布线的接触的存在/不存在进行编程。在该系统中，应该在半导体制造工艺的相对初始的阶段中完成下层金属之前确定该程序，并且在制造工艺后半部分中不能重写存储单元的程序。例如，出现这种问题，即当在程序中包含错误(bug)的情况下，已完成主体布线工艺时不能进行重写。
在上述环境下，本发明的另一目的是提供一种技术，其中可以在半导体制造工艺的后半部分中在上层布线中写入存储器。
本发明的上述和其他目的和新颖特征将从本发明的描述和附图中变得清楚。
在本申请中描述的本发明的典型特征将如下所述。
即，根据本发明的半导体集成电路器件涉及的是具有非易失性存储器的半导体集成电路器件。非易失性存储器包括字线、包括第一和第二位线的互补位线、第一、第二和第三共源线、与字线和互补位线连接的存储单元以及与互补位线连接的差动读出放大器。存储单元包括第一和第二晶体管，第一和第二晶体管的栅电极与字线连接，第一晶体管的漏电极与第一位线连接，并且第二晶体管的漏电极与第二位线连接。第一和第二晶体管的每个源电极与第一、第二和第三共源线的任一个连接，或者处于浮接状态，从而在存储单元中存储存储信息。
另外，非易失性存储器包括字线、包括第一和第二位线的互补位线、第一至第五共源线、与字线和互补位线连接的存储单元以及与互补位线连接的差动读出放大器。存储单元包括第一和第二晶体管，第一和第二晶体管的栅电极与字线连接，第一晶体管的漏电极与第一位线连接，第二晶体管的漏电极与第二位线连接，第一和第二晶体管的每个源电极与第一至第五共源线的任一个或多个连接或者处于浮接状态，从而在存储单元中存储存储信息。
在本申请中描述的本发明的典型特征获得的优点将如下所述。
因为可以在一个存储单元内存储多个数据值，所以提高了存储密度。
附图说明
图1是示出根据本发明第一实施方式的半导体集成电路器件的配置的框图；
图2是示出根据本发明第一实施方式的半导体集成电路器件中的ROM的配置的示意图；
图3是示出根据本发明第一实施方式的半导体集成电路器件中的存储mat主要部分的配置的电路图；
图4是示出根据本发明第一实施方式的半导体集成电路器件中的共源线的控制电路(L/H输出)的电路图；
图5(a)和图5(b)是示出根据本发明第一实施方式的半导体集成电路器件中的存储mat主要部分的配置的布局图，其中图5(a)示出源极/漏极和MOS的金属，图5(b)示出MOS源极的金属；
图6是示出根据本发明第一实施方式的半导体集成电路器件中的存储mat主要部分的配置的布局图，其中图6示出CS线和MOS源极的连接；
图7(a)和图7(b)是示出根据本发明第一实施方式的半导体集成电路器件中的存储mat主要部分的配置的布局图，其中图7(a)示出第三金属层的ROM重写，图7(b)示出CS线和第三金属层的连接；
图8(a)是沿着图5(a)、图5(b)和图6的A-A’线所取的横截面图，图8(b)是沿着图5(a)、图5(b)和图6的B-B’线所取的横截面图；
图9(a)是沿着图7(a)和图7(b)的C-C’线所取的横截面图，图9(b)是沿着图7(a)和图7(b)的D-D’线所取的横截面图。
图10是示出根据本发明第一实施方式的半导体集成电路器件中的所选地址、内部状态和数据输出的状态图；
图11是示出根据本发明第一实施方式的半导体集成电路器件中的读取操作的时序图；
图12是示出根据本发明第二实施方式的半导体集成电路器件中的存储mat主要部分的配置的电路图；
图13是示出根据本发明第二实施方式的半导体集成电路器件中的共源线的控制电路(L/H/Hi-Z输出)的电路图；
图14是示出根据本发明第二实施方式的半导体集成电路器件中的所选地址、内部状态和数据输出的状态图；
图15是示出根据本发明第三实施方式的半导体集成电路器件中的ROM的概略配置的框图；
图16是示出根据本发明第三实施方式的半导体集成电路器件中的存储mat主要部分的配置的电路图；
图17是示出根据本发明第三实施方式的半导体集成电路器件中的所选地址、内部状态和数据输出的状态图；
图18是作为本发明的前提已研究过的ROM存储单元的配置的示例的示意图；
图19(a)和图19(b)是作为本发明的前提已研究过的ROM存储单元的配置的示例的示意图，其中图19(a)示出MOS和源极/漏极的金属，图19(b)示出位线和MOS源极的金属；
图20是作为本发明的前提已研究过的ROM存储单元和差动读出放大器的配置的示例的电路图；
图21是作为本发明的前提已研究过的ROM存储单元的连接的示例的示意图；以及
图22是作为本发明的前提已研究过的通过共源控制系统的ROM存储单元的读取操作的时序图。
具体实施方式
以下，将参照附图更详细地给出本发明的实施方式的描述。在用于描述实施方式的所有附图中，原则上由相同符号表示相同部件，并且将省略其重复描述。
第一实施方式
图1是示出根据本发明第一实施方式的半导体集成电路器件的配置的框图，图2是示出根据第一实施方式的半导体集成电路器件中的ROM的配置的示意图，图3是示出存储mat主要部分的配置的电路图，图4是示出共源线的控制电路(L/H输出)的电路图，图5(a)、图5(b)、图6、图7(a)和图7(b)是存储mat的布局图，图8(a)和图8(b)是图5(a)、图5(b)、图6的横截面图，图9(a)和图9(b)是图7(a)和图7(b)的横截面图，图10是示出所选地址、内部状态和数据输出的状态图，以及图11是示出读取操作的时序图。
首先，参照图1将给出根据第一实施方式的半导体集成电路器件的配置的示例的描述。根据第一实施方式的半导体集成电路器件涉及例如系统LSI 100，并通过公知半导体制造技术在一个半导体芯片上形成。系统LSI 100包括例如ROM 101、RAM 102、CPU(中央处理单元)103、总线控制器104和用户逻辑各种IP 105。
CPU 103获取命令，解密所获取的命令，并进行算术控制过程。RAM 102用于进行CPU 103的算术控制过程中的工作区或临时数据存储区。ROM 101具有CPU 103的操作程序和参数数据，并且在CPU103或用户逻辑各种IP 105中使用存储信息。总线控制器104进行CPU 103的数据获取或命令获取所需的外部总线访问控制。
在装备有用户逻辑各种IP 105和读取存储在ROM 101中的系统程序并操作的CPU 103的系统LSI 100中，因为ROM 101的读取性能影响整个系统的性能，所以要求高速操作的ROM 101。如近期趋势，存储已存储在RAM中的数据并以与RAM相同的速度操作的ROM 101是必要的。
随后，参照图2将描述ROM 101的配置。
ROM 101是互补位线结构的非易失性存储器，其包括例如存储mat 201、解码器202、列开关203、CS控制电路204、差动读出放大器205、控制电路206、均衡器电路207以及输出锁存器208。存储mat 201具有布置成矩阵的多个存储单元。存储单元的选择端子分别与字线WL连接，并且存储单元的数据端子与互补位线BLT和BLB连接。解码器202具有行解码器和列解码器。行解码器解码从控制电路206提供的行地址信号以生成字线选择信号。列解码器解码从控制电路206提供的列地址信号以生成列选择信号。列开关203输入列选择信号yse，并选择由列地址信号指定的互补位线BLT和BLB。由字线选择信号选择的存储单元的存储信息从由列选择信号yse选择的互补位线传输到互补全局位线gb1和gb1b。差动读出放大器205放大已传输到互补全局位线gb1和gb1b的读取信息，并将所放大的读取信息输出到输出锁存器208的输入。输出锁存器208锁存已由差动读出放大器205放大的信号，并输出输出数据Q。控制电路206输入使能信号EN和地址信号A以生成内部访问定时信号，例如解码器202和差动读出放大器205的激活定时信号sae。CS控制电路204基于列选择信号yse生成共源线CS、CS1和CS2的信号。在选择的时候共源线CS、CS1和CS2的信号从H(高)电平转变为L(低)电平。当共源线CS1和CS2的任何信号是“L”电平时共源线CS的信号变为“L”。
图3举例说明存储mat 201的一部分。在存储mat 201中，多个字线WL、多对互补位线BLT和BLB以及共源线CS、CS1和CS2以矩阵布置，并且多个存储单元MC布置在它们的交点处。存储单元MC具有第一MOS晶体管M1和第二MOS晶体管M2，其栅电极共同与对应字线WL连接。两个MOS晶体管M1和M2的漏电极与互补位线BLT和BLB连接，其源电极与共源线CS、CS1和CS2的任一个连接，或者浮接。根据共源线CS、CS1或CS2中哪个与MOS晶体管M1和M2的源电极连接，确定存储信息的逻辑值。
例如，在存储单元MC(n)的情况下，MOS晶体管M1的栅电极与字线WL(n)连接，漏电极与互补位线BLT连接，源电极处于浮接状态。MOS晶体管M2的栅电极与字线WL(n)连接，漏电极与互补位线BLB连接，源电极与共源线CS连接。当选择共源线CS1时，因为共源线CS变为“L”，互补位线BLT变为“H”，互补位线BLB变为“L”，以及互补全局位线gb1变为“H”。当选择共源线CS2时，因为共源线CS变为“L”，互补位线BLT变为“H”，互补位线BLB变为“L”，以及互补全局位线gb1变为“H”。
另外，在存储单元MC(n+1)的情况下，MOS晶体管M1的栅电极与字线WL(n+1)连接，漏电极与互补位线BLT连接，源电极与共源线CS2连接。MOS晶体管M2的栅电极与字线WL(n+1)连接，漏电极与互补位线BLB连接，源电极与共源线CS1连接。当选择共源线CS1时，因为共源线CS1变为“L”，互补位线BLT变为“H”，互补位线BLB变为“L”，以及互补全局位线gb1变为“H”。当选择共源线CS2时，因为共源线CS2变为“L”，互补位线BLT变为“L”，互补位线BLB变为“H”，以及互补全局位线gb1变为“L”。
另外，在存储单元MC(n+2)的情况下，MOS晶体管M1的栅电极与字线WL(n+2)连接，漏电极与互补位线BLT连接，源电极与共源线CS1连接。MOS晶体管M2的栅电极与字线WL(n+2)连接，漏电极与互补位线BLB连接，源电极与共源线CS2连接。当选择共源线CS1时，因为共源线CS1变为“L”，互补位线BLT变为“L”，互补位线BLB变为“H”，以及互补全局位线gb1变为“L”。当选择共源线CS2时，因为共源线CS2变为“L”，互补位线BLT变为“H”，互补位线BLB变为“L”，以及互补全局位线gb1变为“H”。
另外，在存储单元MC(n+3)的情况下，MOS晶体管M1的栅电极与字线WL(n+3)连接，漏电极与互补位线BLT连接，源电极与共源线CS连接。MOS晶体管M2的栅电极与字线WL(n+3)连接，漏电极与互补位线BLB连接，源电极处于浮接状态。当选择共源线CS1时，因为共源线CS变为“L”，互补位线BLT变为“L”，互补位线BLB变为“H”，以及互补全局位线gb1变为“L”。当选择共源线CS2时，因为共源线CS2变为“L”，互补位线BLT变为“L”，互补位线BLB变为“H”，以及互补全局位线gb1变为“L”。
如上所述，共源线CS1和CS2的信号进行切换，从而使得可以在一个存储单元中存储两个数据。
图4示出生成共源线CS、CS1和CS2的信号的CS控制电路204的电路示例。仅在两个共源CS1和CS2都是“H”电平的情况下，预充电信号csp变为“L”电平。即，在共源CS1和CS2的任一个是“L”电平的情况下，共源CS变为“L”电平，并且预充电信号csp变为“H”电平。
图5(a)、图5(b)至图7(a)、图7(b)示出存储mat的布局图的一部分。图5(a)、图5(b)至图7(a)、图7(b)示出在对应于图3的等效电路的部分处的存储mat的布局。图5(a)示出MOS晶体管的扩散层(Diffusion)和源/漏极的金属层(metal1)的布局图案。扩散层具有每一列纵向布置的两长条，并且根据存储mat的尺寸重复布局图案。栅极层(GATE)具有横向从字线WL(n)到WL(n+3)交替布置的存储单元分隔栅极，并且根据存储mat的尺寸重复布局图案。字线WL是横向延伸的栅极层，并且字线电阻随着列数增加而增加，这导致操作速度减小。在这种情况下，分路图案平行于列方向布置，并且栅极层与上层的横向金属布线连接，从而使得可以防止电阻增加。插入分路图案的间隔可以根据场合需要来适当地选择，例如，每四位或每八位。由扩散层和栅极层形成的MOS晶体管的源/漏极通过接触层(CONTACT)与第一金属层(Metal1)连接。另外，过孔1(Via1)在外侧布置在MOS晶体管的漏极的第一金属层之上，并且在内侧布置在源极的第一金属层之上。过孔1是连接第一金属层与第二金属层的通孔。图5(b)示出作为位线BLT和BLB的第二金属层(Metal2)以及与MOS晶体管的源极连接的第三金属层(Metal3)的布局图案。图5(b)是作为图5(a)的上层形成的布局图案。形成位线BLT和BLB的两层(Metal2)在纵向方向上形成。位线BLT和BLB通过过孔1与图5(a)中所示漏极的第一金属层连接，并且该列上MOS晶体管的漏极与位线BLT和BLB连接。在图5(b)中与源极图案相同数量的第二金属层图案纵向布置在图5(a)中源极的第一金属层之上，该第一金属层通过过孔1上引到相应的第二金属层。第三金属层(Metal3)横向布置在第二金属层之上，并通过过孔2(Via2)与第二金属层连接。即，存储mat中MOS晶体管的漏极通过图5(a)和图5(b)的布局图案在右和左方独立地彼此连接，并且上引到第二金属层的位线BLT和BLB。MOS晶体管的源极全都独立地上引到第三金属层。图6是表示与MOS晶体管的源极连接的第三金属层(Metal3)与形成共源线CS、CS1和CS2的第四金属层(Metal4)的连接的布局图案。与MOS晶体管的源极连接的第三金属层与图5(b)的第三金属层相同。过孔3适当地布置在第三金属层(Metal3)与形成共源线CS、CS1和CS2的第四金属层(Metal4)的交叉部分处，并且MOS晶体管的源极与共源线CS、CS1和CS2连接。使用过孔3的连接对应于该存储的程序。即，存储在存储单元中的信息可以根据BLB侧源极和BLT侧源极中哪个与共源线CS、CS1和CS2连接来写入。在图6中已写入的信息是与图3中所示等效电路的信息相同的信息，并且布局图案具有相同连接关系。
在根据第一实施方式的ROM中，因为在形成第三金属层之后根据过孔3的形成位置写入ROM信息，所以与使用接触层、第一金属层或第二金属层重写信息相比，可以进行在制造工艺的后半部分中的重写。即，因为甚至可以在后面工艺中进行错误的校正，所以设计选择的自由度增加，这对于成本减少是有效的。
图7(a)和图7(b)示出通过第三金属层(Metal3)编程ROM的改进示例的布局图案。在这种情况下，直到第二金属层的布局图案与图5(a)和图5(b)的布局图案相同。在图7(a)中，MOS晶体管的源极独立地上引到第二金属层，如图5(b)中，并且还通过第二过孔层独立地上引到横向布置的第三金属层。三个第三金属层的图案独立地布置在BLT侧MOS源极和BLB侧MOS源极对的第三金属层之间。那三个第三金属层的图案布置用于连接形成布置在上层上的共源线CS、CS1和CS2的第四金属层(Metal4)与MOS晶体管的源极。通过适当地连接三个第三金属层的图案与BLT侧MOS源极和BLB侧MOS源极的第三金属层，实现ROM的程序。在该实施方式中，最上存储单元连接中间第三金属层的图案与BLT侧MOS源极，并且第二上存储单元连接左边第三金属层的图案与BLT侧MOS源极，并连接右边第三金属层的图案与BLB侧MOS源极。第三上存储单元连接左边第三金属层与BLB侧MOS源极，并连接右边第三金属层与BLT侧MOS源极。最下存储单元连接中间第三金属层的图案与BLB侧MOS源极。三个金属层适当地设置有如上所述的连接布线，从而实现ROM的程序。在该实施方式中的布线图案与图3和图6中所示ROM的程序图案相同。
图7(b)是示出上层的第四金属层(Metal4)与图7(a)中所示第三金属层的连接的布局图。图7(b)中所示第三金属层与图7(a)中所示第三金属层相同。第四金属层布置在列方向上作为三个共源线CS、CS1和CS2。各共源线CS、CS1和CS2通过过孔3(Via3)与布置在下层的第三金属层之上的三个第三金属层的图案连接。过孔3允许BLT侧MOS源极和BLB侧MOS源极与共源线CS、CS1和CS2的任一个连接，从而完成作为ROM的图案。在该实施方式中，因为根据第三金属层的形成位置写入ROM信息，所以与图5(a)、图5(b)和图6中所示实施方式中使用接触层、第一金属层或第二金属层重写信息相比，可以进行在制造工艺的后半部分中的重写。即，因为甚至可以在后面的工艺中进行错误的校正，所以设计选择的自由度增加，这对于成本减少是有效的。
图8(a)是沿着图5(a)、图5(b)和图6的A-A’线所取的横截面图，图8(b)是沿着图5(a)、图5(b)和图6的B-B’线所取的横截面图。
图9(a)是沿着图7(a)和图7(b)的C-C’线所取的横截面图，图9(b)是沿着图7(a)和图7(b)的D-D’线所取的横截面图。图10示出所选地址A、ROM的共源线CS、CS1和CS2的状态以及数据输出Q的关系的示例。例如，当读地址是“0”和“1”时选择字线WL(n)，当读地址是“0”时选择共源线CS1，当读地址是“1”时选择共源线CS2。即，例如，当地址是“0”和“1”时，所选字线是WL(n)，并且进行读取的存储单元是同样的，但根据共源线CS、CS1和CS2的选择状态读出数据是不同的。
图11举例说明ROM 101的读取操作定时。时钟信号定义ROM101的存取周期。时钟信号是高速时钟，其频率等同于CPU 103的操作参考时钟信号的频率或为其几分之一。WL信号一般称为“字线”。符号“yes<n:0>”一般称为列选择信号。通过时钟信号的一个周期定义存储周期。在存储周期的开始使地址信号有效(V)。然后，列选择操作开始，并且字线选择操作开始。将互补位线BLT、BLB以及共源线CS、CS1、CS2预充电到电源电压Vdd直到到达字线选择定时，或紧接着到达字线选择定时后。然后，预充电互补位线BLT和BLB的操作停止，并且在晚于预充电操作停止的定时，共源线CS、CS1和CS2开始放电。在这种情况下，共源线CS1或CS2变为“L”电平。当yse(0)＝“H”时满足CS1＝“L”，并且当yse(1)＝“H”时满足CS2＝“L”。
在位线预充电操作停止并且共源线CS、CS1和CS2放电后，根据已由字线WL选择的存储单元MC的信息存储状态，即，共源线CS、CS1和CS2中哪个与MOS晶体管M1和M2的源极连接，使互补位线BLT和BLB的任一个放电。差动读出放大器205检测其改变，并且互补地驱动互补全局位线gb1和gb1b。在互补全局位线gb1和gb1b中出现的互补信号被输出锁存器208锁存，以决定读出数据Q。
在决定差动读出放大器205的放大操作之后完成列选择操作。同步于该决定，互补位线BLT和BLB以及共源线CS、CS1和CS2再次预充电到电源电压Vdd。
因此，根据本实施方式的半导体集成电路器件，因为实现了增加共源线数量而不改变MOS晶体管数量的布局，所以需要对应于布线数量的存储单元面积。然而，在同一存储单元中可以存储多个数据值。
第二实施方式
图12是示出根据本发明第二实施方式的半导体集成电路器件中的存储mat主要部分的配置的电路图。图13是示出共源线的控制电路(L/H/Hi-Z输出)的电路图。图14是示出所选地址、内部状态和数据输出的状态图。
根据第二实施方式的半导体集成电路器件是第一实施方式中系统LSI 100内的ROM 101的另一结构示例。图12举例说明形成ROM101的存储mat的一部分。第二实施方式中ROM的存储mat具有以矩阵布置的多个字线WL、多对位线BLT、BLB以及共源线CS、CS1、CS2、CS3和CS4。多个存储单元MC布置在这些线的交叉点处。存储单元MC具有第一MOS晶体管M1和第二MOS晶体管M2，其栅电极共同与对应字线WL连接。MOS晶体管M1和M2二者都具有与互补位线BLT和BLB连接的漏电极、与共源线CS、CS1、CS2、CS3和CS4的任一个连接或者浮接的源电极。根据共源线CS、CS1、CS2、CS3和CS4中哪个与MOS晶体管M1和M2的源电极连接来确定存储信息的逻辑值。
例如，在存储单元MC(n)的情况下，MOS晶体管M1的栅电极与字线WL(n)连接，漏电极与互补位线BLT连接，源电极处于浮接状态。MOS晶体管M2的栅电极与字线WL(n)连接，漏电极与互补位线BLB连接，源电极与共源线CS连接。当选择共源线CS1、CS2、CS3和CS4的任一个时，因为共源线CS变为“L”，互补位线BLT变为“H”，互补位线BLB变为“L”，以及互补全局位线gb1变为“H”。
另外，在存储单元MC(n+1)的情况下，MOS晶体管M1的栅电极与字线WL(n+1)连接，漏电极与互补位线BLT连接，源电极与共源线CS3连接。MOS晶体管M2的栅电极与字线WL(n+1)连接，漏电极与互补位线BLB连接，源电极与共源线CS1、CS2和CS连接。当选择共源线CS1、CS2和CS4的任一个时，因为共源线CS1、CS2和CS4变为“L”，互补位线BLT变为“H”，互补位线BLB变为“L”，以及互补全局位线gb1变为“H”。当选择共源线CS3时，因为共源线CS3变为“L”，互补位线BLT变为“L”，互补位线BLB变为“H”，以及互补全局位线gb1变为“L”。
另外，在存储单元MC(n+2)的情况下，MOS晶体管M1的栅电极与字线WL(n+2)连接，漏电极与互补位线BLT连接，源电极与共源线CS1和CS2连接。MOS晶体管M2的栅电极与字线WL(n+2)连接，漏电极与互补位线BLB连接，源电极与共源线CS3和CS4连接。当选择共源线CS1和CS2时，因为共源线CS1和CS2变为“L”，互补位线BLT变为“L”，互补位线BLB变为“H”，以及互补全局位线gb1变为“L”。当选择共源线CS3和CS4的任一个时，因为共源线CS3和CS4变为“L”，互补位线BLT变为“H”，互补位线BLB变为“L”，以及互补全局位线gb1变为“H”。
另外，在存储单元MC(n+3)的情况下，MOS晶体管M1的栅电极与字线WL(n+3)连接，漏电极与互补位线BLT连接，源电极与共源线CS3和CS4连接。MOS晶体管M2的栅电极与字线WL(n+3)连接，漏电极与互补位线BLB连接，源电极与共源线CS1和CS2连接。当选择共源线CS1和CS2的任一个时，因为共源线CS1和CS2变为“L”，互补位线BLT变为“H”，互补位线BLB变为“L”，以及互补全局位线gb1变为“H”。当选择共源线CS3和CS4的任一个时，因为共源线CS3和CS4变为“L”，互补位线BLT变为“L”，互补位线BLB变为“H”，以及互补全局位线gb1变为“L”。
如上所述，共源线CS1和CS2的信号进行切换，从而使得可以在一个存储单元中存储四个数据(16位)。然而，在读取操作期间，需要仅将所选共源线设置为“L”，而将其他共源线设置为“Hi-Z”(高阻抗)。在待机期间，将所有共源线设置为“H”，并且将所有字线设置为“L”。
类似地，在根据第二实施方式的存储mat中，通过使用与图5(a)、图5(b)、图6或图7(a)和图7(b)中所示布局图案相同的方式，提供第四金属层的共源线CS、CS1、CS2、CS3和CS4，从而进行ROM程序，使得通过过孔3的存在/不存在或者第三金属层的连接，执行到MOS晶体管的源极的连接。
图13示出生成共源线CS、CS1、CS2、CS3和CS4的信号的CS控制电路204的电路示例。图13是L/H/Hi-Z(高阻抗)输出的电路。
图14示出所选地址A、ROM内部状态和数据输出Q的关系的示例。例如，当读地址是“0”、“1”、“2”和“3”时选择字线WL(n)，当读地址是“0”时选择共源线CS1，当读地址是“1”时选择共源线CS2，当读地址是“2”时选择共源线CS3，当读地址是“3”时选择共源线CS4。
第三实施方式
图15是示出根据本发明第三实施方式的半导体集成电路器件中的ROM的概略配置的框图。图16是示出存储mat主要部分的配置的电路图。图17是示出所选地址、内部状态和数据输出的状态图。
根据第三实施方式的半导体集成电路器件是第一实施方式中系统LSI 100内的ROM 101的另一结构示例。图15举例说明能够同时读取不同地址的数据的双端口ROM。地址端子A独立地布置在Qa侧和Qb侧，从而实现双读取。
图16举例说明形成ROM 101的存储mat的一部分。在第三实施方式中的ROM的存储mat具有以矩阵布置的多个字线WL、多对位线BLTa、BLBa、BLTb、BLBb以及共源线CSa、CS1a、CS2a、CSb、CS1b和CS2b。多个存储单元MC布置在那些线的交叉点处。存储单元MC具有第一MOS晶体管M1a、第二MOS晶体管M2a、第三MOS晶体管M1b和第四MOS晶体管M2b，其栅电极共同与对应字线WL连接。MOS晶体管M1a和M2a的漏电极与互补位线BLTa和BLBa连接，并且MOS晶体管M1b和M2b的漏电极与互补位线BLTb和BLBb连接。MOS晶体管M1a和M2a的源电极与共源线CSa、CS1a和CS2a的任一个连接或者浮接。MOS晶体管M1b和M2b的源电极与共源线CSb、CS1b和CS2b的任一个连接或者浮接。根据共源线中哪个与MOS晶体管M1a、M2a、M1b和M2b的源电极连接来确定存储信息的逻辑值。
如上所述，可以独立地控制在a侧的互补位线BLTa、BLBa、MOS晶体管M1a、M2a和共源线CSa、CS1a、CS2a以及在b侧的互补位线BLTb、BLBb、MOS晶体管M1b、M2b和共源线CSb、CS1b、CS2b。这使得不同地址的数据能够同时被读取。然而，在读取操作期间，需要仅将所选共源线设置为“L”，而将其他共源线设置为“Hi-Z”(高阻抗)。在待机期间，将所有共源线设置为“H”，并且将所有字线设置为“L”。
不言而喻，在根据第三实施方式的存储mat中，通过使用与图5(a)、图5(b)、图6或图7(a)和图7(b)中所示布局图案相同的方式，提供第四金属层的共源线CSa、CS1a、CS2a、CSb、CS1b和CS2b，并且可以进行ROM编程，使得通过过孔3的存在/不存在或者第三金属层的连接，执行到MOS晶体管的源极的连接。
图17示出所选地址A、ROM内部状态和数据输出Q的关系的示例。例如，当读地址是“0”、“1”、“2”和“3”时选择字线WL(n)，当读地址是“0”时选择共源线CS1a和CS1b，并且当读地址是“1”时选择共源线CS2a和CS2b。在图17中，A1和A0是列选择，并且A3和A2是行选择。
以上已经基于实施方式详细描述了本发明。然而，本发明不限于上述实施方式，而是可以在不脱离本发明的精神的前提下做出各种修改。另外，上述第一至第三实施方式可以适当地组合在一起。
本发明可以广泛应用于具有非易失性存储器的半导体集成电路器件，例如微型计算机或系统LSI。