降低存储器漏电流的方法.pdf

本发明提供一种降低存储器漏电流的方法，适用于一存储器，此存储器包括：存储单元(memory cell)、等位电路、限流单元(current limiter)、字线与一对互补位线。当存储单元进入预充电模式后，等位电路与限流单元正常操作以对此对互补位线进行预充电操作。然后施加周期性控制信号于限流单元，以控制限流单元的导通或不导通。当限流单元不导通时，存储器的待机漏电流(leakagecurrent)会被阻绝或降低。此待机漏电流由字线与此对互补位线间的短路所造成。

1.  一种降低存储器漏电流的方法，适用于一存储器，该存储器包括：至少一存储单元、一等位电路、一限流单元、一字线与一对互补位线，该方法包括：
令该存储单元进入一预充电模式；
令该等位电路与该限流单元正常操作，以对该对互补位线进行一预充电操作；
施加一周期性控制信号于该限流单元以控制该限流单元的导通或不导通，其中该限流单元的不导通降低该存储器的一待机漏电流，该待机漏电流由该字线与该对互补位线间的短路所造成。

2.  如权利要求1所述的降低存储器漏电流的方法，其特征在于，还包括：
提供一等位信号以控制该等位电路的操作。

3.  如权利要求1所述的降低存储器漏电流的方法，其特征在于，当该等位电路正常操作时，该对互补位线之间为短路。

4.  如权利要求1所述的降低存储器漏电流的方法，其特征在于，还包括：施加一参考电压至该限流单元。

5.  如权利要求4所述的降低存储器漏电流的方法，其特征在于，当该等位电路与该限流单元正常操作时，该对互补位线被预充电至该参考电压。

6.  如权利要求5所述的降低存储器漏电流的方法，其特征在于，该参考电压为该对互补位线的逻辑高电位的一半。

7.  如权利要求1所述的降低存储器漏电流的方法，其特征在于，该周期性控制信号为一方波或一合成弦波。

8.  如权利要求1所述的降低存储器漏电流的方法，其特征在于，该周期性控制信号的逻辑低电位相同于该字线的一负预充电电压。

9.  一种降低存储器漏电流的方法，适用于一存储器，该存储器包括：至少一存储单元、一等位电路、一限流单元、一字线与一对互补位线，该方法包括：
令该存储单元进入一预充电模式；
令该等位电路与该限流单元正常操作，以将该对互补位线预充电至一参考电压；
施加一周期性控制信号于该限流单元以减少该限流单元的导通时间并降低该存储器的一待机漏电流，该待机漏电流由一参考电压透过该字线与该对互补位线间的短路而流出，其中该周期性控制信号的逻辑低电位有关于该字线的一负预充电电压。

10.  如权利要求9所述的降低存储器漏电流的方法，其特征在于，还包括：
提供一等位信号以控制该等位电路的操作。

11.  如权利要求9所述的降低存储器漏电流的方法，其特征在于，当该等位电路正常操作时，该对互补位线之间彼此分享电荷。

12.  如权利要求9所述的降低存储器漏电流的方法，其特征在于，该参考电压为该对互补位线的逻辑高电位的一半。

13.  如权利要求9所述的降低存储器漏电流的方法，其特征在于，该周期性控制信号为一方波或一合成弦波。

降低存储器漏电流的方法
技术领域
本发明是有关于一种存储器的降低漏电流的方法，且特别有关于适当地开/关限流单元以降低存储器在待机模式下的漏电流的方法。
背景技术
动态随机存取存储器(dynamic random access memory，DRAM)是目前很普遍的半导体存储元件。DRAM内部的一个存储单元通常是一个电容器所构成。此存储单元透过晶体管而连接至位线(bit line)。此晶体管的栅极端电性连接至字线，而其源极与漏极则是分别电性连接至位线与电容器。
通常在待机模式(standby mode)下，会对存储单元执行预充电(pre-charging)，用来将位线及互补位线(complementary bit line)预充电至预定电压电位。例如，将位线及互补位线预充电至供应电压VDD、半供应电压VDD/2、接地电压VSS或其他参考电压。
在进行读取动作时，字线为逻辑高，使晶体管为导通状态。电容器所储存的电荷则可经由晶体管传输至位线，因此位线的电压会有小小的变动，但互补位线仍维特在预定的电压电位。因而位线与互补位线的电位有微小的电压差异，此微小的电压差异可经由感测放大器(sense amplifier)放大。
在实际布局上，位线的位置非常邻近于字线，于是位线与字线之间易有短路，造成漏电流出现。当存储器在读写操作时，此漏电流所造成的功率消耗微不足道。但当存储器在待机模式下，此漏电流所造成的功率消耗最好能被降低。
故而，本发明提出一种可在待机模式下，降低存储器的漏电流，以减少不必要的功率损耗的方法。
发明内容
本发明提供一种降低存储器漏电流的方法。利用周期信号来控制预充电时的导通时间。在周期信号为逻辑低的时候，预充电的电路为不导通状态。此时，则不会有漏电流的情况出现。
本发明的范例之一提出一种降低存储器漏电流的方法，适用于存储器，此存储器至少包括：存储单元、等位电路、限流单元、字线与一对互补位线，此方法包括：令存储单元进入预充电模式；令等位电路与限流单元正常操作，以对此对互补位线进行预充电操作；施加周期性控制信号于限流单元以控制限流单元的导通或不导通，其中限流单元的不导通会降低存储器的待机漏电流，此待机漏电流由字线与此对互补位线间的短路所造成。
本发明的另一范例提出一种降低存储器漏电流的方法，适用于存储器，此存储器至少包括：存储单元、等位电路、限流单元、字线与一对互补位线，方法包括：令存储单元进入一预充电模式；令等位电路与限流单元正常操作，以将此对互补位线预充电至一参考电压；施加一周期性控制信号于限流单元以减少限流单元的导通时间，并降低存储器的待机漏电流，待机漏电流由一参考电压透过字线与此对互补位线间的短路而流出，其中周期性控制信号的逻辑低电位有关于字线的负预充电电压。
综合以上所述，本发明范例利用周期性控制信号，使得存储器在预充电的模式下，间歇性地对一对互补位线进行预充电，以有效降低漏电流。同时，亦让此一对互补位线保持在预充电的状态。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1为存储器的示意图。
图2为依据本发明一实施例中的用于降低漏电流的控制电压Vint的时序图。
主要元件符号说明：
101：电容器
102：字线开关
103：等位电路
103a、103b及103c：等位电路开关
104：限流单元
BL：位线
BL：互补位线
VBLEQ：参考电压
EQL：等位信号
Vint：控制电压
T：周期
t1：限流单元104的导通时间
t2：限流单元104的关闭时间
具体实施方式
在本发明实施例中，透过周期性控制电压来控制存储器的限流单元的开关，以降低在待机模式时，在位线与字线之间的漏电流。
图1为存储器的部份示意图。如图1所示，存储器包括电容器101、字线开关102、等位电路103、限流单元104、字线WL、位线BL及互补位线BL。等位电路103包括等位电路开关103a、103b及103c。电容器101可构成一个存储单元。
字线开关102例如为一晶体管，其栅极电性连接至字线WL，其漏极耦接至位线BL，其源极耦接至电容器101。
当字线WL为逻辑高的时候(代表此存储单元被选择)，字线开关102为导通状态，位线BL与电容器101之间为导通。如此一来，当存储器在进行写入动作时，位线BL上的数据可写入至电容器101，以及当存储器在进行读取动作时，电容器101内所存的数据可读出至位线BL。
当字线WL为逻辑低的时候(代表此存储单元未被选择)，字线开关102则为关闭状态，位线BL与电容器101之间则无电性连接。
等位电路开关103a例如为一晶体管，其栅极电性受控于等位信号EQL，其漏极耦接至限流单元104，其源极耦接至位线BL。
等位电路开关103b例如为一晶体管，其栅极受控于等位信号EQL，其漏极耦接至限流单元104，其源极耦接至互补位线BL。
等位电路开关103c例如为一晶体管，其栅极受控于等位信号EQL，其漏极耦接至位线BL，其源极耦接至互补位线BL。
当等位信号EQL为逻辑高时，这三个等位电路开关103a、103b及103c皆为开启状态。此时，位线BL与互补位线BL之间为短路，所以，位线BL与互补位线BL上的电荷可互相分享。而且，位线BL与互补位线BL会电性连接至限流单元104，使得位线BL与互补位线BL皆被预充电至参考电压VBLEQ(如果限流单元104处于导通状态下的话)。
当等位信号EQL为逻辑低时，位线BL与互补位线BL之间为断路，且位线BL与互补位线BL无电性连接至限流单元104。
限流单元104例如是晶体管，其控制端例如是栅极，受控于控制电压Vint。限流单元104更耦接参考电压VBLEQ与等位电路开关103a及103b。
当控制电压Vint为逻辑高的时候，限流单元104为开启状态，参考电压VBLEQ则电性连接到等位电路开关103a及103b。
当控制电压Vint为逻辑低的时候，限流单元104为关闭状态，参考电压VBLEQ则无法电性连接到等位电路开关103a及103b。
参考电压VBLEQ通常为位线高电位VBLH的一半。位线高电位VBLH即位线在逻辑高时的电压电位。
接着请同时参照图1及图2，图2为依据本发明一实施例中的用于降低漏电流的控制电压Vint的时序图。如图所示，控制电压Vint为周期信号，例如是方波，其周期为T。在一个周期T内，控制电压Vint维持在逻辑高的时间为t1(亦即限流单元104的导通时间)，控制电压Vint维持在逻辑低的时间为t2(亦即限流单元104的关闭时间)。原则上，t1+t2＝T。
当存储器在待机模式的时候，如果等位信号EQL为逻辑高且控制电压Vint也在逻辑高，位线BL与互补位线BL短路，且与参考电压VBLEQ电性连接。亦即位线BL与互补位线BL被预充电至参考电压VBLEQ。此时，字线WL与位线BL之间(或者，字线WL与互补位线BL之间)若有短路的情形出现，则此短路路径会造成参考电压VBLEQ经由位线BL从字线WL流出。也就是说，会有漏电流出现。
反之，当控制电压Vint在逻辑低的时候，参考电压VBLEQ断路于位线BL及互补位线BL。故而，位线BL及互补位线BL未被预充电，且不会有来自参考电压VBLEQ的漏电流从字线WL流出。
在存储器待机模式下，为使位线BL及互补位线BL尽量维持在参考电压VBLEQ，并有效降低漏电流。控制电压Vint的工作周期(duty cycle)及其频率需控制在适当的大小。
承上述，如果字线WL要被预充电至负电压时，则控制电压Vint的逻辑低电位可设相同大小的负电压。
此外，值得注意的是，控制电压Vint可以是其它合成弦波，比如是三角波等，以使位线BL及互补位线BL在存储器待机模式维持在参考电压VBLEQ即可，本实施例并不限制。
综上所述，本发明利用周期性控制电压Vint来控制限流单元104，使得位线BL及互补位线BL在待机模式下并非持续充电，在未充电的时候，漏电流不会产生，以减少存储器在待机模式的漏电流。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。