半导体存储装置和使用了该半导体存储装置的电子设备.pdf

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1、10申请公布号CN102007545A43申请公布日20110406CN102007545ACN102007545A21申请号200880128707322申请日20081105200811732820080428JPG11C16/06200601G11C16/02200601G11C16/0420060171申请人松下电器产业株式会社地址日本大阪府72发明人椋木敏夫74专利代理机构中科专利商标代理有限责任公司11021代理人汪惠民54发明名称半导体存储装置和使用了该半导体存储装置的电子设备57摘要当从顶部阵列模块的存储器单元M02向位线BL2读出数据时，关闭开关元件S1、S101，使底部阵列。

2、模块的位线BL102以电荷的形式蓄积该数据。如果打开顶部阵列侧的开关元件S1、启动读出放大器6，则从存储器单元M02读出并被底部阵列模块的位线BL102保持的数据，向闪存存储器的外部输出。在如此输出数据的期间，还能够进行顶部阵列模块的位线BL2的电位的预充电，开始接下来的读出动作。30优先权数据85PCT申请进入国家阶段日2010101886PCT申请的申请数据PCT/JP2008/0031912008110587PCT申请的公布数据WO2009/133594JA2009110551INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书14页附图22页CN1020075。

3、59A1/2页21一种半导体存储装置，是能够实现数据的写入及删除，在不被供给电源的期间也能够保持该数据的非易失性半导体存储装置，其特征在于，包含第1存储器单元；为了从所述第1存储器单元读出数据而与所述第1存储器单元连接的第1位线；第1开关元件；和借助所述第1开关元件与所述第1位线连接的第2位线，由所述第2位线的电容中蓄积的电荷保持数据。2根据权利要求1所述的半导体存储装置，其特征在于，在所述第2位线中保持从所述第1存储器单元读出的数据。3根据权利要求2所述的半导体存储装置，其特征在于，同时进行从所述第1存储器单元向所述第1位线的新的数据读出、和所述第2位线所保持的前数据的输出。4根据权利要求2。

4、所述的半导体存储装置，其特征在于，还包括第1比较器和第3位线，所述第2位线和所述第3位线连接于所述第1比较器的输入。5根据权利要求2所述的半导体存储装置，其特征在于，所述第1存储器单元中具备能够分别蓄积与所存储的数据对应的静电荷的多个电荷局部存在部，所述多个电荷局部存在部中任意2个以互补的状态蓄积电荷。6根据权利要求2所述的半导体存储装置，其特征在于，所述第2位线具有分级型位线构造，通过所述第2位线的子位线的电容所蓄积的电荷来保持数据。7根据权利要求2所述的半导体存储装置，其特征在于，所述第2位线具有分级型位线构造，所述第2位线的子位线存在多个，在多个子位线中分别保持不同的数据。8根据权利要求。

5、2所述的半导体存储装置，其特征在于，在为了保持数据而蓄积在所述第2位线中的电荷因为时间的经过而变化，使得数据保持变得困难的情况下，输出对所述第2位线所保持的数据发生了丢失进行表示的信号。9一种电子设备，其特征在于，包括权利要求8所述的半导体存储装置；和接收从所述半导体存储装置输出的信号，对所述半导体存储装置指示与所述信号的内容对应的动作的控制装置。10根据权利要求2所述的半导体存储装置，其特征在于，在为了保持数据而蓄积在所述第2位线中的电荷因为时间的经过而变化，使得数据保持变得困难的情况下，再次执行来自所述第1存储器单元的数据的读出，并且输出对处于再读出期间中进行表示的信号。11一种电子设备，。

6、其特征在于，包括权利要求10所述的半导体存储装置；和接收从所述半导体存储装置输出的信号，根据所述信号的内容，控制对所述半导体存储装置的动作指示的装置。12根据权利要求1所述的半导体存储装置，其特征在于，在所述第2位线中保持向所述第1存储器单元写入的数据。13根据权利要求1所述的半导体存储装置，其特征在于，权利要求书CN102007545ACN102007559A2/2页3在所述第2位线中保持所述第1存储器单元的读出或写入数据以外的数据。14根据权利要求13所述的半导体存储装置，其特征在于，还包括与所述第2位线连接的第2存储器单元，所述第2存储器单元中没有存储非易失性数据。15一种电子设备，其特。

7、征在于，包括权利要求14所述的半导体存储装置；和变更对所述半导体存储装置中包含的所述第2存储器单元分配的地址的控制装置。16根据权利要求13所述的半导体存储装置，其特征在于，还包括与所述第2位线连接的第2存储器单元，所述第2存储器单元中存储的非易失性数据未被使用。17一种电子设备，其特征在于，包括权利要求16所述的半导体存储装置；和变更对所述半导体存储装置中包含的所述第2存储器单元分配的地址的控制装置。18根据权利要求1所述的半导体存储装置，其特征在于，在为了保持数据而蓄积在所述第2位线中的电荷因为时间的经过而变化，使得数据保持变得困难之前，将所述第2位线蓄积的电荷放大。权利要求书CN1020。

8、07545ACN102007559A1/14页4半导体存储装置和使用了该半导体存储装置的电子设备技术领域0001本发明涉及EEPROMELECTRICALLYERASABLEANDPROGRAMMABLEREADONLYMEMORY或闪存存储器等在不供给电源的期间也能够保持数据的非易失性半导体存储装置、和利用了该半导体存储装置的电子设备。背景技术0002对于在半导体基板上集成元件来存储数据的半导体存储装置，大致分为下述两个种类只在被供给电源的期间能够保持数据的易失性存储器、和在没有电源供給的期间也能够保持数据的非易失性存储器，并且在各自当中还能够按方式、使用方法来分类。在非易失性存储器中，目前。

9、最为广泛使用的是闪存存储器。0003闪存存储器能够按照其器件构造、阵列构造进一步分类。作为按器件构造分类的代表例，有浮置型存储器单元和MNOSMETALNITRIDEOXIDESEMICONDUCTOR型存储器单元。浮置型存储器单元中，在MOSMETALOXIDESEMICONDUCTOR晶体管的沟道上形成利用氧化膜等将周围绝缘的浮置栅极FLOATINGGATE，通过向该浮置栅极注入电子或抽出电子，使存储器单元的阈值以下简记为VT变化，来存储数据。另一方面，MNOS型存储器单元中，在MOS晶体管的沟道上形成ONO膜硅氧化膜/硅氮化膜/硅氧化膜这一构造的层叠膜，通过向该ON膜界面的阱TRAP中注。

10、入电子或空穴，来使VT变化。由于被捕获的电荷电子或空穴几乎不能移动，所以电荷能够在沟道上局部存在。还存在一种利用该特点，使1个存储器单元具有多个电荷局部存在部，来存储多位的信息的MNOS型存储器。0004图15是MNOS型存储器单元的剖面图。在半导体基板上形成有元件分离用的LOCOSLOCALOXIDATIONOFSILICON101、ONO膜102和栅极103，在LOCOS101下形成有扩散层104。栅极103一般由多晶硅形成，在组成阵列时作为字线被使用。而扩散层104是存储器单元的漏极或源极，在组成阵列时作为嵌入型位线被使用。105是电荷局部存在的部位。0005图16是图15的器件的简略记。

11、号，赋予的符号相同的构成要素表示同一部分。0006另一方面，作为按阵列构造分类的代表例，有NAND型和NOR型。NAND型存储器阵列由于读出电流小，所以不适合高速动作，但由于单元面积小、有利于大容量化，所以主要在数据存储用途中使用。NOR型存储器阵列的优点与其相反，能够在高速读出动作中灵活运用，主要作为使处理器动作的编码保存用存储器而被使用。0007如上述那样具有多种方式的闪存存储器，通过灵活运用即使被切断电源也能够保持数据、和大容量化容易的特点，在工业上的各个领域中，起到了用途扩大和生产量增大的效果。0008但是，闪存存储器中还存在数据改写动作慢、数据改写次数也受限制等缺点。因此，进行了用于。

12、补救这些缺点的各种提案APPROACH。作为其中之一，存在使闪存存储器与暂时存储数据的缓冲器BUFFER组合进行动作的技术。作为缓冲器，主要采用动作快的易失性存储器，为了补救动作慢和改写次数受限制等而被使用。尤其在前述的NAND型存储器说明书CN102007545ACN102007559A2/14页5阵列构造中，读出速度慢的情况较多，该技术变得极其重要。下面，对使用缓冲器来补救闪存存储器的缺点的事例具体进行说明。00090010第1事例是使缓冲器暂时保存读出数据，来实现读出速度提高的方法，图17图21是用于对该构成进行说明的图。0011图17是以往的闪存存储器的框图，由存储器单元的阵列模块1、。

13、Y开关2有时也称为列译码器、读出放大器SA3和缓冲器4构成。其中，实际的闪存存储器中除了图17所示的模块以外，还存在行译码器、电源电路、控制电路等进行动作所不可欠缺的各种电路模块，但由于和本发明的说明没有关系，所以省略了记述。图18图21是针对图17的各模块的内部构成，举出了几个事例的图。0012图18是表示阵列模块1的内部构造的一例，这里使用了由在前述的1个存储器单元中存储多位信息的MNOS型存储器单元构成的VGAVIRTUALGROUNDARRAY。如图18所示，多个存储器单元M01M06、M11M16、M21M26被配置成阵列状，这些存储器单元的栅极分别在横方向上与作为公共节点的字线WL。

14、0、WL1或WL2连接。例如，存储器单元M01、M02、M06的控制栅极与字线WL0连接。而且，存储器单元的源极或漏极在纵方向与作为公共节点的位线BL0BL6连接。例如，存储器单元M01、M11和M21的漏极或源极与位线BL0或BL1连接。另外，这里由于纸面的原因只记述了阵列的一部分，在实际的阵列中，纵横方向上一般存在更多的存储器单元、位线和字线。0013图19是表示Y开关2的内部构造的一例，这里使用了NMOSNCHANNELTYPEMOS晶体管作为开关元件。如图19所示，NMOS晶体管N0N6的漏极/源极中的一方分别与位线BL0BL6连接，另一方与作为公共节点的数据线DL连接。而且，NMOS。

15、晶体管N0N6的栅极分别与位线的选择信号DS0DS6连接。0014图20是表示读出放大器3的内部构造的一例，这里使用了电流反射镜型读出放大器。P11P12是PMOSPCHANNELTYPEMOS晶体管，N11N13是NMOS晶体管，当读出放大器启动信号SAE有效化时，将数据线DL的电位与参考REF的电位进行比较，根据其结果，向数据线DB输出电位。0015图21是表示缓冲器4的内部构造的一例，这里使用了锁存电路。在该锁存电路的例子中，通过向逆变器INV1的输入反馈其他逆变器INV2的输出，来形成稳定状态、对数据进行存储。NMOS晶体管N21被用作将数据线DB与逆变器INV1的输入连接/切断的开关。

16、元件，其状态由控制信号CLK控制。而NMOS晶体管N22被用作将逆变器INV2的输出的反馈连接/切断的开关元件，其状态由逆变器INV3将控制信号CLK反转后的信号控制。其中，实际的锁存电路中除了图21所示的电路以外，通常还存在数据收受的接口等各种电路，这里省略了详细描述。0016接着，利用图17，来说明读出动作的大致流程，表示缓冲器4的作用及其效果。首先，在阵列模块1中，存储器单元中保存的数据以位线的电位这一形式被读出，读出了数据的位线与读出放大器3通过Y开关2连接。因此，通过对读出电位与参考REF的电位进行比较，可以判定数据，其结果发送给缓冲器4而被锁存暂时存储。在被锁存于缓冲器4之后，与阵。

17、列模块1开始下一个读出动作同时，缓冲器4中锁存的数据被从闪存存储器向外部输出。即，通过设置缓冲器4，在闪存存储器的内部能够同时动作，可以缩短读出时间。而说明书CN102007545ACN102007559A3/14页6且，由于阵列模块1中的动作所花费的时间与从缓冲器4向外部输出所花费的时间相比，通常大幅增长，所以如果具有多个图17所示的构成，由多个阵列模块1同时进行读出，接下来依次进行来自缓冲器4的输出，则可以缩短闪存存储器的读出时间。实际上，由于增加阵列模块1中的同时读出位数比较容易，所以这样的构成常见。0017其中，由于各模块的详细动作对于本领域技术人员而言，是容易考察的内容，所以这里省略。

18、说明。另外，如此使用缓冲器4来提高读出速度的做法，不限定于非易失性存储器，在原本动作速度就快的易失性存储器中由于能够进一步提高速度，所以也经常采用这种做法。00180019第2事例是关于在前述的1个存储器单元中具有多个电荷局部存在部的MNOS型存储器中，通过使这些多个电荷局部存在部成为互补的状态，来存储数据的闪存存储器的读出动作，图18与图22图26是用于说明该构成的图参照专利文献1。0020图22是以往的闪存存储器的框图，由存储器单元的阵列模块1、Y开关5、读出放大器6和缓冲器7构成，被赋予和图17相同编号的阵列模块1的内部构造与图17的构造相同。其中，与图17同样，实际的闪存存储器中除了图。

19、22所示的模块以外，还存在各种电路模块，但被省略记述。0021图23图25是对于图22的各模块的内部构成，举出了几个事例的图。图23是表示Y开关5的内部构造的一例，数据线DL0与DL1通过开关元件S0或S1与位线BL0BL6中的任意1根连接、或不与任何位线连接。另外，作为开关元件S0和S1的具体实现方法，有如图19所示那样由MOS晶体管构成的电路。图24是表示读出放大器6的内部构造的一例，这里使用了动态型读出放大器。P11P13是PMOS晶体管，N11N13是NMOS晶体管，当读出放大器启动信号SAE和/SAE有效化时，将数据线DL0与DL1的电位进行比较，并放大其差量。图25是表示缓冲器7的。

20、内部构造的一例，这里使用了将一侧的电极与地连接的电容器C0和C1。0022图26是将图18与图23图25中包含的构成要素中、说明所必要的部分提取出，汇集到1个图中的结构，在该事例中，采用了1个存储器单元中存在2个电荷局部存在部，通过使它们成为互补的状态，来存储数据的方式。具体而言，向存储器单元M01的朝向纸面位于左侧的电荷局部存在部注入电子，处于VT高的状态，从右侧的电荷局部存在部抽出电子或注入空穴，处于VT低的状态，将该状态定义为数据0。另外，将电荷局部存在部的状态相反的情况、即左侧的VT低、右侧高的状态定义为数据1。通过以如此不同的2个互补的状态存储数据，能够提高闪存存储器的可靠性。002。

21、3接着，使用图26，对互补型存储器中的数据读出动作进行说明，并表示缓冲器7的作用及其效果。在该事例的数据存储方式中，由于1个存储器单元中含有2个电荷局部存在部，所以无法实现在不同的存储器单元间形成互补的状态的互补型存储器那样的读出方法。即，为了确定数据，需要读出成为互补状态的2个电荷局部存在部，但由于存在于1个存储器单元，所以无法同时进行。鉴于此，需要对读出了一侧的电荷局部存在部的结果进行暂时保持的缓冲器7，作为该缓冲器7，使用了电容器C0、C1。0024作为使用电容器C0、C1的读出步骤，首先以开关元件S1关闭的状态向位线BL1读出存储器单元M01的右侧的电荷局部存在部的状态，并将其以电位的。

22、形式向电容器C1传说明书CN102007545ACN102007559A4/14页7输。在传输结束后，开启开关元件S1，并且关闭开关元件S0。接着，向位线BL0读出存储器单元M01的左侧的电荷局部存在部的状态，并将其以电位的形式向电容器C0传输。在传输结束后，开启开关元件S0，启动读出放大器6，将电容器C0与C1中保存的电位之差放大，来确定数据。0025如上所述，通过使用由电容器C0、C1构成的缓冲器7，能够从在1个存储器单元中形成互补状态的互补型存储器单元读出数据。00260027第3事例是在缓冲器中暂时保存写入数据，来谋求写入速度提高的方法，图18、图19、图27图29是用于说明该构成的图。

23、。0028图27是以往的闪存存储器的框图，由存储器单元的阵列模块1、Y开关2、驱动器8和缓冲器9构成，被赋予和图17相同编号的电路模块1、2的内部构造与之相同。其中，和图17同样，实际的闪存存储器中除了图27所示的模块以外，还存在各种电路模块，但省略了记述。0029图28图29是关于图27的各模块的内部构成，举出了几个事例的图。图28是表示驱动器8的内部构造的一例，这里为逆变器INV1与INV2的二级构成。图29是表示缓冲器9的内部构造的一例，这里对与事例1的在图21中表示的结构相同的锁存电路，将其输入和输出配置成相反。0030接着，利用图27来说明写入动作的大致流程，并表示缓冲器的作用及其效。

24、果。首先，从闪存存储器的外部输入的数据DI被锁存于缓冲器9。驱动器8接受来自缓冲器9的输出，对通过Y开关2而连接的位线实施驱动，来进行写入。此时，不需要从闪存存储器的外部持续输入写入数据，使用便利性得以提高。而且，如果使构成缓冲器9的锁存电路的数量增加，增多暂时存储的数据量，则通过分析连续被写入的数据，并调整写入算法，可以缩短写入时间。00310032第4事例是利用闪存存储器构筑计算机系统的方法，图30是用于说明其构成的图。0033图30是以往的计算机系统的构成图，由处理器10、闪存存储器11、SRAMSTATICRANDOMACCESSMEMORY12构成，这些器件通过地址总线13和数据总线。

25、14相互连接。其中，实际的计算机系统中除了图30所示的构成要素以外，还存在外围设备和用于与该外围设备进行交换的I/O端口、控制用的控制总线等系统不可或缺的各种构成要素，但由于和本发明的说明无关，所以省略了记述。0034接着，利用图30，对计算机系统中的处理流程进行说明，并表示作为缓冲器而被使用的SRAM12的作用及其效果。计算机系统中的处理方法和必要的数据被保存在作为ROMREADONLYMEMORY的闪存存储器11中，处理器10将它们从闪存存储器11中读出并执行，但在该过程中，需要暂时存储用于控制计算途中的值或处理的参数等。如果关于所述的这些暂时存储能够使用闪存存储器11来应对，则不需要图3。

26、0所示的SRAM12，可以仅由处理器10和闪存存储器11构筑计算机系统。不过，由于这些暂时存储数据的写入与读出需要频繁且高速地进行，闪存存储器11的改写速度相对于所需要的速度慢得很悬殊，改写次数也存在限制，所以无法应对。因此，另外需要能够高速改写数据、且其次数没有限制的非说明书CN102007545ACN102007559A5/14页8易失性存储器，通过在数据的暂时存储中使用SRAM12，构筑了计算机系统。0035如上所述，如果与能够高速动作的易失性存储器组合使用，则非易失性存储器的使用便利性变好。另一方面，以克服上述闪存存储器的缺点、进行替换为目标，强电介质存储器FERAM、相变化存储器PR。

27、AM、磁存储器MRAM、变阻存储器RERAM等新的非易失性存储器正被提案、开发、产品化，但如今在闪存存储器的主要应用领域市场中，替换还未得以实现。对于闪存存储器的大容量化与低成本化今后也日益发展的姿态，其他新型非易失性存储器在该方面也许难以追赶。因此，上述的用于补救闪存存储器的缺点的技术今后依然很重要。0036专利文献1美国专利第7,333,368号0037在上述任意一个的以往事例中，为了提高闪存存储器的使用便利性，都需要暂时保存数据的如缓冲器那样的电路，使得闪存存储器的芯片面积、系统的部件个数增加。并且，为了使该缓冲器的效果更大，需要增加缓冲器的容量或数量，陷入了越想使便利性变好，芯片面积、。

28、部件个数价格越增加、成本越增大的两难困境。发明内容0038本发明的目的在于，在以闪存存储器等为代表的非易失性存储器中，能够抑制为了实现缓冲器功能而产生的芯片面积的增加、或抑制使用了非易失性存储器的系统的部件个数价格的增加。结果，消除了缓冲器的效果与成本上升的两难困境。0039为了实现上述目的，本发明的半导体存储装置使用闪存存储器的位线电容，以与DRAMDYNAMICRANDOMACCESSMEMORY同等的动作数据改写/读出速度暂时存储数据。0040通过采用本发明的技术，能够在几乎带来随面积增加的情况下实现缓冲器的功能，提高了以闪存存储器为代表的非易失性存储器的便利性。虽然有时为了实现功能而产。

29、生面积的稍微增加，但至少追加面积不与缓冲器的容量成比例地增加，在缓冲器的容量大的情况下，其效果极大。0041通过如此实现低成本、便利性出色的非易失性存储器，能够提高使用其的电子设备的性能，可以向社会提供更好的产品。附图说明0042图1是本发明的第1实施方式的闪存存储器的框图。0043图2是本发明的第1实施方式的闪存存储器的详细图。0044图3是本发明的第1实施方式的动作定时图。0045图4是表示本发明的第1实施方式的闪存存储器的变形例的框图。0046图5是本发明的第2及第3实施方式的闪存存储器的框图。0047图6是本发明的第2及第3实施方式的闪存存储器的详细图。0048图7是本发明的第3实施方。

30、式的动作定时图。0049图8是本发明的第4实施方式的闪存存储器的框图。0050图9是本发明的第4实施方式的存储器单元阵列模块的电路图。0051图10是本发明的第4实施方式的闪存存储器的详细图。说明书CN102007545ACN102007559A6/14页90052图11是本发明的第5及第7实施方式的闪存存储器的框图。0053图12是本发明的第6实施方式的计算机系统构成图。0054图13是本发明的第8实施方式的计算机系统构成图。0055图14是本发明的第8实施方式的闪存存储器的框图。0056图15是表示以往的存储器单元器件构造的剖面图。0057图16是表示以往的存储器单元器件符号的示意图。00。

31、58图17是以往的第1事例的闪存存储器的框图。0059图18是以往的第1事例的存储器单元阵列模块的电路图。0060图19是以往的第1及第3事例的Y开关的电路图。0061图20是以往的第1事例的读出放大器的电路图。0062图21是以往的第1事例的缓冲器的电路图。0063图22是以往的第2事例的闪存存储器的框图。0064图23是以往的第2事例的Y开关的电路图。0065图24是以往的第2事例的读出放大器的电路图。0066图25是以往的第2事例的缓冲器的电路图。0067图26是以往的第2事例的闪存存储器的详细图。0068图27是以往的第3事例的闪存存储器的框图。0069图28是以往的第3事例的驱动器的。

32、电路图。0070图29是以往的第3事例的缓冲器的电路图。0071图30是以往的第4事例的计算机系统构成图。0072图中1存储器单元的阵列模块顶部、底部；2、5Y开关；3、6读出放大器；4、7、9缓冲器；8驱动器；10处理器；11闪存存储器；12SARM；13地址总线；14数据总线；15选择开关；16分级位线型存储器阵列模块；17控制信号线；18闪存存储器；101LOCOS；102ONO膜；103栅极；104嵌入扩散层；105电荷局部存在部；BL0BL6位线；BL100BL106位线；C0、C1电容器；CLK缓冲器控制信号；DB数据线；DI、DO数据线；DL、DL0、DL1数据线；DS0DS6位。

33、选择信号；INV1INV3逆变器；M01M06存储器单元；M11M16存储器单元；M21M26存储器单元；M101M106存储器单元；N0N6N沟道型MOS晶体管；N11N13N沟道型MOS晶体管；N21N22N沟道型MOS晶体管；P11P13P沟道型MOS晶体管；REF参考；S0、S1、S100、S101开关元件；SAE、/SAE读出放大器启动信号；SBL0SBL6子位线；SBL100SBL106子位线；ST0ST6选择晶体管；ST100ST106选择晶体管；WL0、WL1、WL2字线；WL100字线。具体实施方式00730074本发明的第1实施方式是对背景技术的第1事例中所说明的在缓冲器中。

34、暂时保存读出数据、试图提高读出速度的方法中的课题的解决方案，图1图4是用于说明其内容的图。0075图1是本发明的闪存存储器的框图，成为以读出放大器6为中心，在上下顶部和底部配置了存储器单元的阵列模块1和Y开关2的开放阵列型构造ARCHITECTURE，被说明书CN102007545ACN102007559A7/14页10赋予了与图17及图22相同编号的模块的内部构造相同。需要说明的是，实际的闪存存储器中除了图1所示的模块以外，还存在行译码器、电源电路和控制电路等，进行动作所不可或缺的各种电路模块，但由于和本发明的说明无关，所以省略了记述。而且，图1所示的模块构成只是一例，并不限定于该构成。同样。

35、，图18、图19、图24所示的各部模块的内部构造的事例也只是一例，并不限定于该构成。例如，图18所示的阵列模块1的内部构造是MNOS型存储器单元，但通过背景技术中说明的各种单元方式或阵列方式，也能够实施本发明。而且，图24所示的读出放大器6的内部构造是动态型读出放大器，但通过图20所示的电流反射镜型读出放大器，或以其他的方式也能够毫无问题地实施本发明，图19所示的Y开关2也同样能够以其他方式实施。0076图2是将图18和图19中包含的构成要素中、说明所必须的部分提取出，汇集到1个图中的结构。其中，虽然赋予的符号不同，但存储器单元M101M106、位线BL100BL106、字线WL100分别与图。

36、18中所示的存储器单元M01M06、位线BL0BL6、字线WL0等效。存储器单元M02是数据读出对象单元，该单元中存储的数据以电位的形式被读出到位线BL2。而且，位线BL2借助开关元件S1与数据线DL1连接，数据线DL1与读出放大器6连接。该开关元件S1在图19中是被选择信号DS2控制的NMOS晶体管N2，但为了简化，将其表现为展示了其功能的开关元件，将数据线DL1与位线BL102连接的开关元件S101也同样。另外，读出放大器6上连接着其他的数据线DL0，被施加用于判定数据的种类的参考电位。0077下面，利用图2对本发明中的读出动作进行说明，来明确其效果。作为初始状态，字线WL0与WL100以。

37、低电平关闭，位线BL0BL6与BL100BL106被预充电成低电平之后，处于HIZ高阻抗状态。而且，开关元件S1与S101全部打开。接着，将开关元件S1和S101关闭，使与读出对象的存储器单元M02的源极连接的位线BL2和位线BL102连接，在将与存储器单元M02的漏极连接的位线BL1驱动成HI电平之后，使字线WL0为HI电平，读出存储器单元M02的朝向纸面位于右侧的电荷局部存在部中存储的数据。例如，在该电荷局部存在部处于删除状态的情况下，由于存储器单元M02中流过电流，所以位线BL2及BL102的电位上升。相反，在电荷局部存在部处于写入状态的情况下，由于存储器单元M02中没有流过电流，所以位。

38、线BL2及BL102的电位不变化，大致保持低电平。在一定时间之后，将字线WL0设为低电平，并打开开关元件S1，将读出放大器6启动。此时，读出放大器6的输入与数据线DL0和DL1连接，数据线DL0保持着参考单元电位，数据线DL1保持着对存储器单元M02的右侧的电荷局部存在部中存储的数据进行读出时的电位，通过对其差量进行放大，来确定数据。所确定的数据由位线BL102保持，对于位线BL2而言，由于开关元件S1打开，所以能够不对所确定的数据造成影响地改变其电位。因此，在将位线BL102所保持的数据向闪存存储器的外部输出的期间，能够进行位线BL2的电位的预充电，开始接下来的读出动作。0078这恰好能够获。

39、得与在背景技术的事例1中说明的读出缓冲器相同的效果，但在本发明的构成要素中不包含图17的缓冲器4，因此，不会因为缓冲器4而增加芯片面积。底部侧的阵列模块1也许被认为相当于缓冲器4，但在底部侧的阵列模块1中也能够存储非易失性数据，不是作为用于暂时保持读出数据的缓冲器而追加的器件。即，底部侧的位线是即使在不使用缓冲器的情况下也存在的构成要素。其中，在从底部侧的阵列模块1所包含的存说明书CN102007545ACN102007559A8/14页11储器单元读出非易失性数据时，使用顶部侧的阵列模块1中包含的位线来保持数据。0079图3是对使用了图2的本发明的读出动作的说明进行补充的图，表示了启动读出放。

40、大器6，由位线BL102保持数据，同时将位线BL2再次预充电为低电平，准备接下来的读出的情况。在图3中，T1表示字线WL0的驱动开始定时，T2表示字线WL0的驱动结束定时，T3表示读出放大器6的启动定时。0080图4是多个阵列模块1与Y开关2共有1个读出放大器6的情况的框图。在本实施方式使用的VGA中，如果在读出时打开字线，则由于位线彼此通过存储器单元连接，所以能够同时进行读出的存储器单元在各阵列模块每个中为1个。但是，在一般的VGA型闪存存储器中如图4所示，通常搭载有多个阵列模块1，该情况下，能够从多个存储器单元同时向位线读出数据。由顶部侧的阵列模块向多个位线读出的电位如已经说明那样，被传输。

41、到底部侧的阵列模块的位线。然后，如果通过选择开关15来切换与读出放大器6连接的位线、同时确定数据，则在将数据向闪存存储器的外部连续高速输出的同时，能够由顶部侧的阵列模块开始接下来的读出动作。通过如上所述，从多个存储器单元同时读出数据，从而能够进一步缩短读出时间，由于使用了已经存在的位线，所以面积不会增加。0081另外，在阵列模块1不是VGA的情况下，能够在相同的阵列模块内从多个存储器单元同时读出数据。该情况下，如果Y开关2具有将顶部侧与底部侧的阵列模块的多个位线同时连接的功能、和选择这些多个位线并与读出放大器6连接的功能，则在同一阵列模块内的存储器单元中，能够进行已经说明的连续读出。其中，对于。

42、实现该功能的Y开关的构成而言，由于本领域技术人员能够基于以上的说明容易地实现设计，所以省略说明。00820083图5是本发明的第2实施方式的闪存存储器的框图，成为以读出放大器6为中心，在上下顶部和底部配置有存储器单元的阵列模块1和Y开关5的开放阵列型构造，被赋予了与图17及图22相同编号的模块的内部构造相同。需要说明的是，实际的闪存存储器中除了图5所示的模块以外，还存在各种电路模块，但省略了记述。而且，图5所示的模块构造、和图18、图23、图24所示的各部模块的内部构造的事例只是一例，不对其构成进行限定。0084图6是将图18和图23中包含的构成要素中、说明所必须的部分提取出，汇集到1个图中的。

43、结构。与实施方式1中说明的闪存存储器的不同之处在于，施加了参考电位的数据线DL0能够经由开关元件S0或S100与顶部及底部侧的阵列模块的位线连接。0085通过对实施方式1采取如图6所示那样的构成，能够使底部侧的阵列模块的位线产生参考电位。由于在说明所使用的动态型读出放大器6中驱动输入信号，所以在判定数据时参考电位变化，为了接下来的读出，需要返回参考单元电位。在第1实施方式所说明的连续读出中，由于使该参考电位恢复的时间成为问题，所以如果预先使多个位线产生参考单元电位，则即便是如读出放大器6那样的动态型读出放大器，也能够高速地连续读出。00860087本发明的第3实施方式用于解决背景技术的第2事例。

44、中说明的、通过使1个存储器单元具有多个电荷局部存在部的MNOS型存储器中，这些多个电荷局部存在部成为互补的状态，来存储数据的闪存存储器的读出动作方法中的课题，图5图7是用于说明该内容的图。图5和图6在实施方式2的说明中也被使用，虽然构成与实施方式2没有改变，但由说明书CN102007545ACN102007559A9/14页12于非易失性数据向存储器单元的存储方法不同，所以其读出动作方法不同。0088下面，利用图6对本发明中的读出动作进行说明，来明确其效果。作为初始状态，字线WL0和WL100以低电平关闭，位线BL0BL6和BL100BL106被预充电为低电平之后，成为HIZ状态。而且，开关元。

45、件S0、S1、S100和S101全部打开。接着，关闭开关元件S1和S101，将与读出对象的存储器单元M02的源极连接的位线BL2和位线BL102连接，在将与存储器单元M02的漏极连接的位线BL1驱动成HI电平之后，将字线WL0设为HI电平，读出存储器单元M02的朝向纸面位于右侧的电荷局部存在部中存储的数据。例如，在该电荷局部存在部处于删除状态的情况下，由于存储器单元M02中流过电流，所以位线BL2与BL102的电位上升。相反，在电荷局部存在部处于写入状态的情况下，由于存储器单元M02中不流过电流，所以位线BL2与BL102的电位不变化，大致保持低电平。在一定时间之后，将字线WL0设为低电平，使。

46、位线BL1与基于临近NEIGHBOR效应而从低电平上升了的位线BL0再次恢复到低电平、处于HIZ状态。在打开了开关元件S1之后，关闭开关元件S0和S100，将与读出对象的存储器单元M02的源极连接的位线BL1和位线BL101连接，使位线BL2和字线WL0成为HI电平，读出存储器单元M02的朝向纸面位于左侧的电荷局部存在部中存储的数据。由于在右侧处于删除状态时，左侧处于写入状态，所以存储器单元M02中不流过电流，位线BL1与BL101的电位大致保持低电平。相反，由于在右侧处于写入状态时，左侧处于删除状态，所以存储器单元M02中流过电流，位线BL1与BL101的电位上升。在一定时间之后，将字线WL。

47、0设为低电平，在打开了开关元件S0之后，启动读出放大器6。此时，读出放大器6的输入与数据线DL0和DL1连接，在数据线DL0读出了存储器单元M02的左侧的电荷局部存在部中存储的数据时的电位通过位线BL101的电容保持，在数据线DL1读出了右侧的电荷局部存在部中存储的数据时的电位通过位线BL102的电容保持，通过将其差量放大，来确定数据。0089通过以上那样的动作，可以读出一次无法读出的互补型存储器单元的数据，这正好获得了与使用背景技术的事例2所说明的电容器的情况相同的效果，但在本发明的构成要素中不含有图26的电容器C0及C1，因此，不会因电容器导致芯片面积增加。底部侧的位线也许被认为相当于该电。

48、容器，但在底部侧的阵列模块1中也能够存储非易失性数据，不是作为用于暂时保持读出数据的缓冲器而追加的器件。即，底部侧的位线是在不使用缓冲器的情况下也存在的构成要素。在从底部侧的阵列模块1中包含的互补型存储器单元读出非易失性数据时，使用顶部侧的阵列模块1中包含的位线。0090图7是对使用了图6的本发明的读出动作的说明进行补充的图，表示了使用位线BL101和BL102的电容，暂时保持从存储器单元读出的数据的情况。在图7中，T1表示用于读出右侧的电荷局部存在部中存储的数据的字线WL0的驱动开始定时，T2表示该字线WL0的驱动结束定时，T3表示用于读出左侧的电荷局部存在部中存储的数据的字线WL0的驱动开。

49、始定时，T4表示该字线WL0的驱动结束定时，T5表示读出放大器6的启动定时。0091而且，本实施方式也与实施方式1同样，通过从多个存储器单元同时向位线读出数据，并在利用选择开关切换与读出放大器6连接的位线的同时，确定数据，能够连续高速地输出数据，从而可以实现读出时间的缩短。00920093本发明的第4实施方式是针对背景技术的第2事例中说明的、通过在1个存储器说明书CN102007545ACN102007559A10/14页13单元具有多个电荷局部存在部的MNOS型存储器中，使这些多个电荷局部存在部成为互补的状态，来存储数据的闪存存储器的读出动作方法中的课题，具有分级型位线构造时的解决方法，图8图10是用于说明该内容的图。不过，本发明不限定于具有分级型位线构造时的解决方法，包括实施方式3所公开的方法在内，能够实施各种对策。0094图8是本发明的第4实施方式的闪存存储器的框图，成为在读出放大器6的上方配置了顶部侧和底部侧2个存储器阵列模块16与Y开关5的折回阵列型构造，被赋予了与图22相同编号的模块的内部构造相同。需要说明的是，实际的闪存存储器中除了图8所示的模块以外，还存在各种电路模块，但省略了记述。而且，图8所示的模块构造、和图9所示的存储器阵列模块16的内部构造、图23、图24所示的各。