NAND闪速存储器器件及其制造方法.pdf

本发明公开了一种NAND闪速存储器器件及其制造方法。一种集成电路包括NAND串，该NAND串包括位于串联连接的存储器贮存单元MC的任一末端的串选择晶体管SST和地选择晶体管GST。存储器贮存单元的每个是具有浮置栅的存储器晶体管，并且串选择晶体管SST和地选择晶体管GST中的至少一个是具有浮置栅的存储器晶体管。可编程的串选择晶体管SST和地选择晶体管GST的阈值电压Vth是可变的和用户可控的，并不需要在制造过程中通过注入来创建。存储块中的可编程的串选择晶体管SST和地选择晶体管GST中的每个可以用于存储随机数据，由此增大了闪速存储器器件的存储器贮存能力。

1.  一种闪速存储器器件，包括：
多个存储块，所述每个存储块包括具有第一选择晶体管的NAND单元单位，所述第一选择晶体管串联连接到通过各自的字线而被控制的多个存储器单元，其中，所述第一选择晶体管是能用于存储数据的存储器晶体管。

2.  根据权利要求1所述的器件，其中，所述NAND单元单位还包括与所述多个存储器单元串联连接的第二选择晶体管，其中，所述第二选择晶体管是存储器晶体管。

3.  根据权利要求2所述的器件，其中，通过串选择线来控制所述第一选择晶体管，所述第一选择晶体管是串选择晶体管SST，并且其中，通过地选择线来控制所述第二选择晶体管，所述第二选择晶体管是地选择晶体管GST。

4.  根据权利要求1所述的器件，其中，所述第一选择晶体管被构造成具有可变的可编程阈值电压。

5.  根据权利要求1所述的器件，其中，所述第一选择晶体管被构造成被编程或被编程禁止，然后被检验，以具有对应的阈值电压。

6.  根据权利要求5所述的器件，其中，通过与所述第一选择晶体管连接的位线的位线偏置，执行所述第一选择晶体管的编程禁止。

7.  根据权利要求6所述的器件，其中，所述位线偏置包括向所述位线施加高于零的电压。

8.  根据权利要求1所述的器件，其中，所述第一选择晶体管是具有控制栅和浮置栅的存储器晶体管。

9.  根据权利要求8所述的器件，其中，所述第一选择晶体管的所述控制栅被形成为不具有与其浮置栅的对接接触。

10.  根据权利要求9所述的器件，其中，所述第一选择晶体管的所述控制栅的栅长度与连接到所述字线的所述存储器晶体管的所述控制栅的所述栅长度基本相同。

11.  根据权利要求1所述的器件，其中，所述第一选择晶体管是地选择晶体管GST。

12.  根据权利要求1所述的器件，其中，NAND单元单位还包括与所述多个存储器单元串联连接的第二选择晶体管，其中，所述第二选择晶体管不是存储器晶体管。

13.  一种对闪速存储器器件编程的方法，所述闪速存储器器件具有在多个存储块的每个中的多个NAND单元单位、由各自的字线控制的每个NAND单元单位中的多个存储器单元晶体管、与存储块中的每个NAND单元单位中的第一选择晶体管连接的第一选择线，其中，每个第一选择晶体管是与每个NAND单元单位中的多个存储器单元晶体管串联连接的存储器晶体管，所述方法包括：
同时擦除所述多个存储块之中的第一存储块中的所有存储器单元晶体管；
对所述第一存储块中与第一字线连接的所有存储器单元晶体管编程；以及
对所述第一存储块的所有NAND单元单位中的所有所述第一选择晶体管编程或编程禁止。

14.  根据权利要求13所述的方法，还包括检验所述每个第一选择晶体管的阈值电压，以具有预定的阈值电压。

15.  根据权利要求13所述的方法，其中，通过位线偏置来执行所述第一选择晶体管的编程禁止。

16.  根据权利要求15所述的方法，其中，所述位线偏置的步骤包括向位线施加高于零的电压。

17.  根据权利要求13所述的方法，其中，所述第一选择晶体管是串选择晶体管SST，并且所述第一选择线是串选择线SSL。

18.  根据权利要求13所述的方法，其中，所述第一选择晶体管是地选择晶体管GST，并且所述第一选择线是地选择线GSL。

19.  根据权利要求13所述的方法，其中，所述闪速存储器器件的所述存储器单元晶体管是电荷捕获型的存储器晶体管。

20.  根据权利要求13所述的方法，其中，所述闪速存储器器件的所述存储器单元晶体管是浮置栅型的存储器晶体管，并且其中，所述第一选择晶体管是浮置栅型的存储器晶体管。

21.  一种用于计算机系统的固态存储器模块，所述模块包括：
外壳；
接口连接器，所述接口连接器在所述外壳上；
闪速存储器控制器，所述闪速存储器控制器位于所述外壳内；
权利要求1所述的闪速存储器器件，所述闪速存储器器件位于所述外壳内，并电连接到所述接口连接器，所述闪速存储器器件中的多个存储器晶体管被布置成用于数据贮存的阵列，并由所述闪速存储器控制器控制。

22.  根据权利要求21所述的固态存储器模块，其中，所述接口连接器是包括IDE引脚接口和电源连接器的IDE接口连接器。

23.  根据权利要求21所述的固态存储器模块，其中，所述外壳具有SD卡的外形，并且所述接口连接器具有多个电接触焊盘。

24.  根据权利要求21所述的固态存储器模块，其中，所述外壳具有从由MS(记忆棒)、CF(紧凑式闪速存储器)、SMC(智能媒体卡)、MMC(多媒体卡)或XD(XD-图卡)组成的组中所选择的外形。

25.  一种包括权利要求21所述的固态存储器模块的计算机系统。

26.  根据权利要求25所述的计算机系统，其中，所述计算机系统是由个人计算机(PC)、个人数字助理(PDA)、MP3播放器、数码录音机、笔形计算机、数码相机或录像机组成的组中的一种。

NAND闪速存储器器件及其制造方法
相关申请的交叉引用
该申请要求根据美国法典第35条119款的于2008年5月19日提交的韩国专利申请No.10-2008-0046129的优先权，其全部内容通过引用合并于此。
技术领域
本发明一般涉及闪速存储器器件，更具体来讲，涉及将选择晶体管形成为NAND型闪速EEPROM中的存储器晶体管的方法。
背景技术
诸如闪速存储器器件的非易失性存储器件可以以NOR型构造或者NAND型构造来设置，并且可以被电重写并以高集成密度形成。NAND型非易失性半导体存储器器件包括多个NAND单元单位(cellunit)。通过在源和漏之间沿着列方向串联连接多个存储器晶体管，构造每个NAND单元单位。选择门(SG)晶体管连接到串联连接的存储器晶体管电路的每个末端。
两种类型的非易失性存储器晶体管是浮置栅型存储器晶体管和浮置陷阱(电荷陷阱)型存储器晶体管。浮置栅型存储器晶体管包括控制栅和导电浮置栅，其中，所述导电浮置栅通过绝缘层与衬底中形成的场效应晶体管(FET)沟道隔离。可以通过将电荷存储为导电浮置栅上的自由载流子，对浮置栅型存储器晶体管进行编程。
除了其具有两个栅而不是只具有一个栅之外，浮置栅型存储器晶体管与标准的MOSFET晶体管类似。一个栅是与其它MOSFET晶体管中的相似的控制栅(CG)，而第二个栅是全部被氧化物绝缘体环绕从而绝缘的浮置栅(FG)。因为FG通过其绝缘氧化物层被隔离，所以它上面放置的任何电子被捕获在那，并由此存储信息。
当电子被捕获在FG上时，它们更改(局部抵消)来自CG的电场，这样更改了单元(cell)的阈值电压(Vt)。因此，当通过对控制栅(CG)安排特定的电压来“读取”单元时，根据单元的阈值电压(Vt)，电流将在单元的源和漏连接之间流动或者不流动。电流的这种存在或不存在被感测并翻译成1和0，以再现所存储的数据。
浮置陷阱(电荷陷阱)型存储器晶体管可以包括在栅电极和形成在衬底中的场效应晶体管(FET)沟道之间的非导电电荷贮存层。可以通过将电荷存储在非导电电荷贮存层的陷阱中，对浮置陷阱型存储器晶体管进行编程。
当对栅电极施加正电压时，电子经由隧穿绝缘层遂穿，从而变为被捕获在电荷贮存层中。随着电子在电荷贮存层中累积，存储器晶体管的阈值电压增大，存储器晶体管变得被编程。相反，当对栅电极施加负电压时，被捕获的电子经由隧穿绝缘层释放至半导体衬底。同时，空穴变得被隧穿绝缘层捕获。因此，存储器晶体管的阈值电压减小，存储器晶体管变得被擦除。
传统的NAND闪速存储器串通常通过浅沟槽隔离(STI)与其它串隔离，以防止相邻的半导体器件组件之间的电流泄露，并且具有如下三种类型的晶体管：存储器晶体管型晶体管(实现非易失性数据贮存的存储器晶体管)；串选择晶体管SST；以及地选择晶体管GST。通常，在NAND闪速存储器器件中，串选择和地选择晶体管(SSL和GSL)布置在NAND串的末端，并用于在编程期间选择NAND串、擦除操作和读操作。
沿着行方向布置的NAND单元单位(NAND串)的组被称为NAND单元块(存储块，MB)。布置在相同行的选择晶体管SST和GST的栅共同连接到选择栅线中对应的一个，并且布置在相同行的存储器晶体管的控制栅共同连接到控制栅线中对应的一个。如果n个存储器晶体管串联连接在NAND单元单位中，则包含在一个NAND单元块中的存储器晶体管的控制栅线的数量是n。
当对数据进行编程时，首先，同时擦除整个存储块(MB)中的存储器贮存单元的所有存储器晶体管中存储的所有数据项。通过如下方式来执行擦除处理：将所选择的存储块中的存储器晶体管的所有控制栅线(字线)设置成低电压Vss(例如，0V)，并向其中形成有存储器单元阵列的p型阱区施加高的正电压Vera(擦除电压，例如，20V)，以将浮置栅中的电子释放到沟道区中。结果，整个存储块中的存储器贮存单元的所有存储器晶体管中存储的所有数据项都被设置成“1”数据。可以同时擦除多个或所有的存储块。
在上述同时的数据擦除步骤之后，对与所选择的控制栅线连接的多个存储器晶体管，同时执行数据编程处理。将在与所选择的控制栅线连接的存储器晶体管中被编程的二进制数据的单位通常被定义为一“页”数据。在其中数据被编程进存储块中的存储器晶体管(页)的“页”次序，基于其中以任意次序编程数据(任意编程处理)的系统或者基于其中沿着一个方向连续编程数据(连续编程处理)的系统。在连续编程处理中，通常，以从源侧的存储器晶体管开始的次序，按连续的页编程数据。
如果在与编程处理同时地将高的正电压Vpgm(编程电压，例如，20V)施加到所选择的控制栅线，则在“0”数据的情况下，电子从存储器晶体管的沟道注入到浮置栅中(所谓的“0”编程或“0”写入)。在这种情况下，在“1”数据的情况下，电子的注入被禁止(所谓的编程禁止、“1”编程或“1”写入)。因此，在将随机数据写入一页的存储器晶体管中的同时，同时执行了两种类型的数据编程操作，并且需要根据其编程数据来控制每个存储器晶体管的沟道电压。例如，在“0”数据的情况下，保持沟道电压为低，从而当编程电压Vpgm施加到控制栅时，向浮置栅下的栅绝缘膜施加强电场。在“1”数据的情况下，沟道电压被升压，以使施加到栅绝缘膜的电场变弱，并禁止电子注入到浮置栅中。如果沟道电压被不充分地升压，则电子被注入，使得要经受“1”编程处理的存储器晶体管的阈值电压将发生改变。这种现象被称做“错误编程”或“写误差”或“编程干扰”。因此，为了实现NAND型闪速EEPROM的编程操作，需要抑制由于特定范围内的错误编程导致的阈值电压的变化，以不造成错误操作。
在传统的NAND闪速存储器串中，选择晶体管SST和GST是标准的MOSFET晶体管，每个具有一个控制栅。
在所选择的块的读操作的过程中，在未选择的块中的未选择的串中会出现漏电流，由此造成出现读误差。因此，需要控制选择晶体管的漏电流。为此，传统地，在选择晶体管区域的制造过程中执行阈值电压注入(threshold voltage implant)，这需要在制造NAND闪速存储器器件的方法中的额外的(例如，掩模、注入)步骤。
出于密集并精确地控制所编程的存储器单元的阈值电压分布的目的，通常使用步增脉冲编程(ISPP)模式。根据ISPP模式，在编程周期的循环的重复过程中，施加到字线的编程电压逐步地上升。编程电压以预定的步增量(ΔV)增加，所述预定的步增量(ΔV)也被称作“上升速率”。在编程序列的过程中，被编程的单元的单元阈值电压以预定用于每个编程循环的速率增加。在名为“Non-Volatile SemiconductorMemory and Programming Method of the Same”的美国专利No.6,266,270中公开了使用ISPP模式对非易失性存储器器件进行编程。每个编程循环通常被划分为编程时间段和编程检验时间段。如本领域所公知的，在编程时间段内，在给定的偏置条件下对存储器单元进行编程。在编程检验时间段内，检验先前被编程的存储器单元，看它们是否达到目标阈值电压的条件。将编程循环重复预定数量的次数，直到所有的存储器单元被完全地编程到目标阈值电压为止。如公知的，除了读取的数据没有输出到器件的外部之外，编程检验操作与读操作类似。
发明内容
本发明的一个方面提供了包括作为可编程存储器晶体管的选择晶体管(例如，串选择晶体管SST和/或地选择晶体管GST)的NAND单元单位。选择晶体管SST和GST可以被形成为存储器晶体管，其中所述每个存储器晶体管除了控制栅之外还具有浮置栅。因此，通过可以控制选择晶体管SST和GST的编程范围的用户，可以控制选择晶体管SST和GST的阈值电压Vth。如果位于同一NAND单元单位中的选择晶体管SST和GST之间的存储器贮存单元被形成为除了控制栅之外均还具有浮置栅的存储器晶体管，则可以避免传统上用于在选择晶体管SST和GST中形成的虚拟浮置栅和控制栅之间产生对接接触所需的构造步骤。另外，因为每个存储块中的每个NAND单元单位中的串选择晶体管SST和地选择晶体管GST变成读/写可访问的存储器晶体管，所以附加的数据可以存储在每个存储块中的选择晶体管SST和GST中，由此增大了闪速存储器器件的容量。并且，因为选择晶体管的控制栅的栅长度可以与存储器贮存单元MC(MC0、MC1、MCi-2、MCi-1)的控制栅的栅长度相同，所以可以提高NAND闪速存储器器件的集成度和可量测性。
本发明的一个方面提供了一种闪速存储器器件，所述闪速存储器器件包括：多个存储块，每个存储块包括具有第一选择晶体管的NAND单元单位，所述第一选择晶体管串联连接到通过各自的字线控制的多个存储器单元，其中，所述第一选择晶体管是存储器晶体管。每个NAND单元单位还可以包括与多个存储器单元串联连接的第二选择晶体管(例如，GST)，所述第二选择晶体管(例如，GST)也可以是存储器晶体管。每个存储器晶体管可以包括控制栅和浮置栅。所述第一选择晶体管可以是由串选择线SSL控制的串选择晶体管SST，并且所述第二选择晶体管可以是由地选择线控制的地选择晶体管GST。作为存储器晶体管的第一选择晶体管具有可变的可编程阈值电压，由此，其阈值电压不需要通过制造时的注入而固定。
本发明的另一个方面提供了一种对闪速存储器器件编程的方法，所述闪速存储器器件具有在多个存储块的每个中的多个NAND单元单位、由各自的字线控制的每个NAND单元单位中的多个存储器单元晶体管、与存储块中的NAND单元单位的每个中的第一选择晶体管连接的第一选择线，其中，每个第一选择晶体管是与每个NAND单元单位中的多个存储器单元晶体管串联连接的存储器晶体管。所述方法包括：同时(大量)擦除所述多个存储块之中的第一存储块中(或者所有存储块中)的所有存储器单元晶体管；然后，对与所述第一存储块中的第一字线连接的所有存储器单元晶体管编程；然后，对所述第一存储块的每个NAND单元单位中的所有第一选择晶体管(例如，串选择晶体管SST)编程或编程禁止。所述方法优选地还包括检验每个第一选择晶体管(例如，串选择晶体管SST)的阈值电压，以使其具有预定的阈值电压。所述闪速存储器器件的所述存储器单元晶体管可以是浮置栅型的存储器晶体管，所述第一选择晶体管(例如，串选择晶体管SST)可以是浮置栅型的存储器晶体管，并且所述第二选择晶体管(例如，地选择俄晶体管GST)也可以是浮置栅型的存储器晶体管。
本发明的另一个方面提供了一种用于计算机系统的固态存储器模块，所述模块包括：外壳；接口连接器，所述接口连接器在所述外壳上；闪速存储器控制器，所述闪速存储器控制器位于所述外壳内；集成电路，所述集成电路包括NAND单元单位，所述NAND单元单位包括作为存储器晶体管(例如，浮置栅型的存储器晶体管)的串选择晶体管SST和/或地选择晶体管GST。所述接口连接器可以是包括四十个IDE引脚接口和电源连接器的IDE接口连接器，或者所述外壳可以具有SD卡的外形(form factor)，并且所述接口连接器具有8个电接触焊盘。可替换地，所述外壳可以具有从由MS(记忆棒)、CF(紧凑式闪速存储器)、SMC(智能媒体卡)、MMC(多媒体卡)、SD(安全数码卡)或XD(XD-图卡)中的任意的外形。
本发明的另一个方面提供了一种包括所述固态存储器模块的计算机系统。所述计算机系统可以是个人计算机(PC)、个人数字助理(PDA)、MP3播放器、数码录音机、笔形计算机、数码相机或录像机。
附图说明
通过结合附图考虑，参照的下面的详细描述，对于本领域的技术人员，本发明的示例性实施例的以上和其它特征将变得容易清楚，其中：
图1是连接到主机(外部)器件200的根据本发明的实施例的闪速存储器器件100的框图；
图2是图1的闪速存储器器件100中的存储器单元阵列(110)内的存储块(MB)的框图；
图3是图1的闪速存储器器件100中的存储器单元阵列110内的存储块(MB)中的沿着剖面线112-113的根据本发明的示例性实施例的集成电路中的NAND单元单位的侧剖视图；
图4是示出图3的NAND单元单位中的串选择晶体管SSL和/或地选择晶体管GSL的步增脉冲编程(ISPP)的方法的流程图；
图5是在图4的“擦除所有存储块”的步骤S100期间施加地电压的情况下，图3的NAND单元单位的电路图；
图6是在图4的存储器单元的“一个脉冲编程”的步骤S110期间施加脉冲电压Vpgm的情况下，图3的NAND单元单位的电路图；
图7是示出通过逐块地对图1的闪速存储器器件100中的串和/或地选择晶体管(SST和/或GST)进行步增脉冲编程(ISPP)来执行图4的步骤S120的方法的流程图；
图8是图3的NAND单元单位的电路图，示出在图7的“SST编程”的步骤S220期间施加在当前存储块(BN)中的电压；
图9是图3的NAND单元单位的电路图，示出在图7的“检验SSTVth”的步骤S230期间施加在当前存储块(BN)中的电压；
图10是图3的NAND闪速存储器中的可编程串选择晶体管SST中所检验的阈值电压Vth的分布，以及当记录1位(二进制)数据时它们的数据内容的曲线图；
图11是图3的NAND单元单位的电路图，示出在“SST PGM-禁止”模式的操作期间施加的电压；
图12是示出脉冲维持时间和可编程串选择晶体管SST的阈值电压之间的关系的曲线图；
图13是图3的NAND单元单位的电路图，示出另一个“SST PGM-禁止”模式的操作期间施加的电压；
图14是示出逐块地对图1的闪速存储器器件100中的存储器单元阵列110内的存储块(MB)中的图3的NAND单元单位中的地选择晶体管GST进行步增脉冲编程(ISPP)的方法的流程图；
图15是图3的NAND单元单位的电路图，示出用于写入数据“0”的在图14的“GST编程”的步骤S320期间施加的电压；
图16是图3的NAND单元单位的电路图，示出图14的“检验GST Vth”的步骤S330期间施加的电压；
图17是图3的NAND单元单位的电路图，示出用于写入数据“1”的在“GST PGM-禁止”模式的操作期间施加的电压；
图18是示出逐块地对图1的闪速存储器器件100中的存储器单元阵列110内的存储块(MB)中的图3的NAND单元单位中的地选择晶体管GSL进行步增脉冲编程(ISPP)的方法的流程图；
图19是图3的NAND单元单位的电路图，示出在图18的步骤S410期间被施加的用于地选择晶体管GST的“一个脉冲”编程的电压；
图20是根据本发明的示例性实施例的包括具有可编程的串选择晶体管SST和非可编程的地选择晶体管SST的NAND单元单位111’的存储块的电路图；
图21是沿着剖面线114-115的图20的根据本发明的实施例的集成电路中的NAND单元单位111’的侧剖视图；
图22是根据本发明的另一个实施例的包括具有可编程的地选择晶体管GST的NAND单元单位111”的存储块的电路图；
图23是沿着图22中的剖面线116-117的根据本发明的另一个实施例的在集成电路中的NAND单元单位111”的侧剖视图；
图24是包括含有图1的闪速存储器器件100的可移动存储卡1210的计算机系统的框图。
具体实施方式
图1是与主机(外部)装置200连接的，根据本发明的实施例的闪速存储器器件100(例如，闪速存储器卡或固态硬盘)的框图。可移动的存储卡10将通常具有外壳，所述外壳具有，诸如SD(安全数码卡)、MS(记忆棒)、CF(紧凑式闪速存储器)、SMC(智能媒体卡)、MMC(多媒体卡)或XD(XD-图卡)、PCMCIA、CardBus、IDE、EIDE、SATA、SCSI、例如USB闪速驱动的通用串行总线等的预定的外形(formfactor)和接口。
存储卡100还包括存储器控制器(未示出)，所述存储器控制器控制在存储器输入/输出接口160和(存储器单元阵列110中的)闪速存储器晶体管之间的数据流和命令。外部装置200的一些实例包括个人电脑、文件服务器、外围装置、无线装置、数码相机、个人数字助理(PDA)、MP3音频播放器、MPEG视频播放器和录音机。本领域的技术人员将理解的是：可以设置另外的电路和控制信号，并且图1中的计算机系统已经被简化。
闪速存储器器件100包括存储器单元阵列110、行(X)选择器120、寄存器块130、输入/输出接口160、电压产生器150和控制逻辑140。寄存器块(数据输入/输出缓冲器)130锁存编程数据，在读出时间感测和锁存数据。电压产生器(升压电路)150从电源电压创造和产生编程电压Vpgm、多个不同的中间电压(例如，Vpass1至Vpassn)和位线电压Vbl。行(X)选择器120向电压产生器150提供控制信号，并被提供有编程电压Vpgm和中间电压Vpass1至Vpassn。
图2是图1的闪速存储器器件100的提取的主要部分的框图，示出存储器单元阵列110内的存储块(MB)。在图1和图2中，只示出说明实施例所需的电路。应该注意的是，用于操作存储器件的地址缓冲器和时序产生器电路等对于本领域的技术人员来说是公知的并且没有被示出。
参照图1和图2，在存储器单元阵列110中，NAND单元单位111以矩阵形式沿着行方向和列方向布置，并连接到控制栅线(例如，字线WL₀至WL_i-1)、位线(BL0、BL1、BL2...、BL_j-1)、串和地选择线(SSL、GSL)以及源线(CSL)。行选择电路(X-SEL)解码行地址信号，并基于由升压电路(未示出)提供的电压输出各种电压，所述各种电压用于选择性地激活存储器单元阵列110中的NAND单元单位111中的存储器贮存单元(MC0、MC1、MCi-2、MCi-1)。因此，选择在存储器单元阵列110中的控制栅线(WL₀至WL_i-1)和选择栅线(SSL、GSL)中的所选择的线。另外，位线(BL0、BL1、BL2...、BLj-1)从电压产生器(升压电路)150接收位线电压Vb1，并将电压提供到由列解码器(未示出)选择的所选择的NAND单元单位的列。
在编程的情况下，通过电压产生器150，从电源电压产生诸如编程电压Vpgm、中间电压Vpass1至Vpassn以及位线电压Vb1的电压。以上的电压经由行选择器120施加到控制栅线(WL₀至WL_i-1)和选择栅线(SSL、GSL)以及所选择的存储块(MB)的源线，并且数据被编程到所选择的存储器晶体管中。编程电压vpgm施加到所选择的控制栅线，并且施加到未被选择的控制栅线的电压的类型和向未被选择的控制栅线施加电压的方式根据所选择的存储块(MB)中的所选择的控制栅线的位置而变化。存储器贮存单元(MC0、MC1、MCi-2、MCi-1)可以是浮置栅型的存储器晶体管，并且在选择晶体管SST和GST也可以是浮置栅型的存储器晶体管的情况下，在选择晶体管SST和GST的控制栅和浮置栅之间不存在对接接触(butting contact)。
图3是图1的闪速存储器器件100中的存储器单元阵列110内的存储块(MB)中的沿着剖面线112-113的根据本发明的第一实施例的集成电路中形成的NAND单元单位111的侧剖视图。NAND单元单位111形成在半导体衬底100-1上。NAND单元单位111的沟道形成在选择晶体管SST和GST之间的半导体衬底100-1中。NAND单元单位111的沟道可以通过浅沟槽隔离(STI)(未示出)与其它相邻的NAND单元单位的沟道隔离，这样防止了相邻的半导体器件组件之间的电流泄露。在这个实例性实施例中，串选择晶体管SST和地选择晶体管GST都是存储器晶体管。因此，串选择晶体管SST具有控制栅(SSL)和浮置栅(SST-FG)。并且，地选择晶体管GST具有控制栅(GSL)和浮置栅(GST-FG)。
存储器贮存单元MC(MC0、MC1、MCi-2、MCi-1)可以是均具有浮置栅MC-FG的浮置栅型的存储器晶体管，并且在选择晶体管SST和GST也可以是浮置栅型的存储器晶体管的情况下，在选择晶体管SST和GST中的控制栅(SSL、GSL)和浮置栅(SST-FG、GST-FG)之间不存在对接接触。
在传统的NAND单元单位中，因为选择晶体管通常依赖于制造过程中的掺杂，以实现合适的阈值电压Vth，所以选择晶体管的控制栅的栅长度比连接到字线WL的存储器贮存单元MC(MC0、MC1、MCi-2、MCi-1)的控制栅的栅长度长。根据本发明的实例性实施例，选择晶体管是可编程的存储器晶体管，选择晶体管的控制栅的栅长度可以与存储器贮存单元MC(MC0、MC1、MCi-2、MCi-1)的控制栅的栅长度相同。
图4是示出逐块地对图1的闪速存储器器件100中的存储器单元阵列110内的存储块(MB)中的图3的NAND单元单位中的串选择晶体管SSL和/或地选择晶体管GSL进行步增脉冲编程(ISPP)的方法的流程图。
每个存储器贮存单元(存储器晶体管MC0、MC1、MCi-2、MCi-1)能够存储二进制数据(即，涉及表示电子已经从其沟道注入到浮置栅中的高阈值电压的“编程”数据“0”，以及涉及表示电子已经从浮置栅释放到沟道的低阈值电压的“擦除”或“禁止”数据“1”)。在数据写入之前，预先一起擦除存储块的所有存储器贮存单元(存储器晶体管MC0、MC1、MCi-2、MCi-1)中存储的数据。
通常，优选的操作次序是擦除所有(或多个)存储块(MB)中的所有存储器贮存单元(存储器晶体管MC0、MC1、MCi-2、MCi-1)和所有的串选择晶体管(SST)和/或地选择晶体管(GST)S100(参见图5中施加的擦除偏置电压)；接着，逐块地对存储器单元阵列中的存储器贮存单元进行编程S110(参见图6中施加的电压)；最后，在被编程的存储器块的每个中，逐块地对串选择晶体管(SST)和/或地选择晶体管(GST)进行编程S120(例如，根据接收到的数据并通过图7中所示的方法)。
图5是在“所有块擦除”模式的操作期间施加地电压的情况下，图3的NAND单元单位的电路图。在图4的步骤S100中，存储块中的所有存储器单元晶体管被一起擦除。这通过如下步骤来实现：向所选择的存储块的所有控制栅线(字线WL₀至WL_i-1)施加低电压Vss(例如，地电压，0V)，同时向NAND串的p型阱(PWELL)施加正的升压电压(擦除电压Vers)，以造成存储器贮存单元(存储器晶体管MC0、MC1、MCi-2、MCi-1)的各自浮置栅中的电子释放到它们的NAND串沟道中。同时，源线(CSL)和位线(BL0、BL1、BL2...、BLj-1)是浮置的。因此，NAND存储块的所有存储器贮存单元(存储器晶体管MC0、MC1、MCi-2、MCi-1)中的数据被设置为“1”(擦除状态)。这些偏置条件可以同时应用到存储器件100的存储器单元阵列110中的多个或所有存储块MB，导致多个或所有存储块的大量擦除。
在该擦除步骤S100中，低压Vss(例如，地电压，0V)也施加到串选择线(SSL)和地选择线(GSL)，而正的升压电压(擦除电压Vers)施加到p型阱(PWELL)。因此，作为包括浮置栅的存储器晶体管的串选择晶体管(SST)和地选择晶体管(GST)也被擦除(被设置为“1”)。
图6是在图4的步骤S110中在存储器贮存单元的“一个脉冲编程”期间施加脉冲电压Vpgm的情况下，图3的NAND单元单位的电路图。
在一起擦除一个或多个存储块的各自的NAND串中的所有数据的图4中的步骤S100之后，可以通过如下步骤执行数据写入步骤S110：以每页一个脉冲的方式顺序地写入每个存储块的页中的存储器贮存单元中，并从在沿着最靠近源线(CSL)的控制栅线(字线WL0)的页中布置的存储器贮存单元开始。在将“0”数据写入存储器贮存单元中的情况下，当正的升压(编程)电压Vpgm施加到所选择的字线(例如，WL0)时，电子随后从各自的NAND串的沟道注入所选择的存储器晶体管(例如，MC0)的浮置栅中(所谓的“0”写入)。在“1”数据写入的情况下，电子注入被禁止(所谓的“写禁止”或“1”写入)。
可以通过根据数据“0”或“1”是否要被写入到其中来控制所选择的存储器贮存单元的沟道电势，执行将数据写入每个NAND串的各自的存储器贮存单元中。例如，在数据“0”写入的情况下，保持沟道电势为低。因此，当写电压施加到所选择的存储器贮存单元(例如，MC0)的控制栅时，其浮置栅被升压，由此造成电子注入到浮置栅中。在“1”数据写入(或写禁止)的情况下，沟道电势被升压，由此禁止电子注入到浮置栅中。
存在用于控制数据写入情况下的沟道电势的各种系统。自升压系统用在如下情况下：当“1”数据要被写入时，所选择的存储器贮存单元的沟道处于浮置状态，并且通过沟道与控制栅的电容耦合，沟道电势被升压。更具体地，在写电压施加到特定存储器贮存单元(例如，WL0)的控制栅线之前，根据写数据“0”或“1”将Vss或Vdd施加到其位线，以导通位线侧的所选择的门晶体管(gate transistor)(例如，MC0)并截止源侧的所选择的门晶体管。因此，当“0”数据要被写入时，Vss转移到NAND单元沟道。当“1”数据要被写入时，NAND单元沟道被预充电至与施加到所选择的门晶体管的栅的电压(例如，Vdd+α)减去所选择的门晶体管的阈值电压相等的电势，从而使NAND单元沟道处于浮置状态。
局部自升压(LSB)系统也被使用，在该局部自升压(LSB)系统中，在所选择的存储器贮存单元的任一侧上布置一个的两个存储器贮存单元截止。因此，只有所选择的存储器贮存单元的沟道处于浮置状态，在该状态中，其与其它存储器贮存单元切断，由此将所选择的存储器贮存单元的沟道升压。
图7是示出执行图4的步骤S120的方法的流程图。逐块地，对在图1的闪速存储器器件100中的存储器单元阵列110内的存储块(MB)之中的串选择晶体管(SST)和/或地选择晶体管(GST)进行步增脉冲编程(ISPP)。
在初始化步骤S200中，存储器块数(计数)BN被初始化为0。每当对当前存储块进行步骤S210、S220、S230时，存储块数(计数)BN增加(S250)，直到所有的存储块已经被处理为止(S240，“是”分支)。在步骤S210中，通过图1的闪速存储器装置100接收不贮存在图1的闪速存储器器件100的存储器贮存单元(存储器晶体管MC0、MC1、MCi-2、MCi-1)中的数据。接着，在编程步骤S220中，通过施加所接收的数据和偏置电压，当前存储块(存储块数BN)中的串选择晶体管SST被(利用“0”或“1”数据)编程，如图8或图11(或图13)中所示。接着，在检验步骤S230中，读取刚被编程的串选择晶体管SST，并确定当前存储块(存储块数BN)中的被编程的串选择晶体管SST是否具有正确的阈值电压Vth。如果不是(S230的“否”分支)，则根据相同的接收的数据对当前存储块(存储块数BN)中的串选择晶体管SST进行预编程。如果当前存储块(存储块数BN)中的串选择晶体管SST被检验(见图9、图10)为具有正确的阈值电压(S230的“是”分支)，则存储块数(计数)BN增加(S250)，并且对下一个存储块中的串选择晶体管SST执行步骤S210、S220、S230。
图8是图3的NAND单元单位的电路图，示出在图7的“SST编程”步骤S220期间施加在当前存储块(BN)中的电压。每个块中的串选择晶体管SST可以存储二进制数据(例如，涉及表示电子已经从其沟道注入到浮置栅中的高阈值电压的“编程”数据“0”，以及涉及表示电子已经从浮置栅释放到沟道中的低阈值电压的“擦除”或“禁止”数据“1”)，并且通过施加所接收的数据和偏置电压被编程，如图8、图11和图12中所示。
在图7的“SST编程”的步骤S220期间，地电压(0V)施加到所有的控制栅线(例如，字线WL₀至WL_i-1)并施加到地选择晶体管(GST)的控制栅线(GSL)，并且地电压(0V)施加到位线BL和施加到源线CSL。编程电压Vpgm施加到串选择线SSL和施加到存储块中的所有串选择晶体管SST的控制栅。因此，当前存储块中的所有串选择晶体管SST可以被编程，以具有期望的阈值电压Vth，例如，其中存储有“0”数据。
图9是图3的NAND单元单位的电路图，示出图7的“检验SSTVth”步骤S230期间在当前存储块(BN)中施加的电压。
在图7的“检验SST Vth”的步骤S230期间，检验电压V_VFY施加到串选择线SSL，并施加到当前存储块BN中的所有串选择晶体管SST的控制栅。同时，地电压(0V)施加到NAND串的另一末端的源线CSL，并且地电压(0V)或读使能电压Vread施加到所有存储器贮存单元(存储器晶体管MC0、MC1、MCi-2、MCi-1)的控制栅，和施加到地选择晶体管(GST)的控制栅/线(GSL)。如果当前存储块BN中的串选择晶体管SST的真实的编程阈值电压Vth小于施加的检验电压V_VFY，则位线BL上输出的电压可以被设置成地(0V)，并且检验会失败(图7的步骤S230的“否”分支)。如果当前存储块BN中的串选择晶体管SST的真实的编程阈值电压Vth大于施加的检验电压V_VFY，则位线BL上产生的电压可以保持在高电压Vcc，并且检验可以通过(图7的步骤S230的“是”分支)。
图12是示出脉冲维持时间和可编程串选择晶体管SST的阈值电压Vth之间的关系的曲线图。如图12中所示，通过如图7中的可重复编程步骤S220所指示地重复脉冲编程电压Vpgm，可编程的串选择晶体管SST的编程阈值电压Vth可以增量式(incrementally)地增加(参见垂直弯曲的箭头)。因此，如果在图7的步骤S230中当前存储块BN中的串选择晶体管SST的真实的编程阈值电压Vth小于施加的检验电压V_VFY并且检验失败(图7的步骤S230的“否”分支)，则图7的编程步骤S220的脉冲可以一直重复，直到真实的阈值电压增量式地增加为足够高的值，使得可编程的串选择晶体管SST通过图7的检验步骤S230(图7的步骤S230的“否”分支)。
图10是图3的NAND闪速存储器器件中的可编程串选择晶体管SST的检验的编程阈值电压Vth的分布，以及当记录具有两个值(“擦除/禁止”和“编程”)的1位(二进制)数据时的它们的数据内容的曲线图。在图10中，横坐标表示真实的阈值电压Vth，纵坐标表示处于阈值电压Vth的存储器晶体管的分布频率。如图10中所表示的，在检验步骤(图7的步骤S230和图9)之后，可编程的串选择晶体管SST的所有编程的阈值电压Vth大于检验电压V_VFY(图7的步骤S230和图9的“是”分支)。如果存储块中的所有可编程的串选择晶体管SST被编程，则所有这样的可编程串选择晶体管SST具有期望的阈值电压Vth。
图11是图3的NAND单元单位的电路图，示出在“SST PGM-禁止”模式的操作期间施加的电压。如之前所表明的，在可编程串选择晶体管SST中可以存储随机数据。因此，用户可以要求在可编程串选择晶体管SST中存储(留下)“1”(擦除/禁止)数据。“擦除”或“禁止”数据1由表示电子已经从浮置栅释放到沟道中的低阈值电压表示。
在操作的“SST PGM禁止”模式期间，地电压(0V)施加到所有的控制栅线(例如，字线WL₀至WL_i-1)和施加到地选择晶体管(GST)的控制栅/线(GSL)，并且地电压(0V)施加到源线CSL。然而，表示数据“1”的电压V1施加到位线BL，V1大于地电压(0V)。在不改变寄存器的情况下，可以施加V1的电压。同时，编程电压Vpgm施加到串选择线SSL和施加到存储块中的所有串选择晶体管SST的控制栅。因此，当前存储块中的所有串选择晶体管SST可以被同时或随机地被编程或被禁止，以具有期望的阈值电压Vth，例如，其中存储有“0”数据的SST中的高Vth(参见图8)或者其中存储有“1”数据的SST中的低Vth(图11)。
再次参照图12，在图11和图8的偏置条件下，未被选择的(禁止)串选择晶体管SST的阈值电压Vth略微增大，并且所选择的(编程)串选择晶体管STT的阈值电压Vth陡增。如果改变了寄存器，则V1的电压可以足够高(2V至3V)，以防止穿过串选择晶体管SST的隧穿势垒的Fowler-Nordheim(FN)隧穿。隧穿势垒层可以包含SiO₂、SiON、SiN、Al₂O₃、HfO₂、HfSiON和ZrO₂。
图13是图3的NAND单元单位的电路图，示出另一个“SST PGM-禁止”模式的操作期间施加的电压。除了位线BL是浮置的而不是保持为固定电压V1之外，在这种情况下施加的电压与图11中施加的相同。如果位线的电容足够小，则位线BL可以电容耦合到电压Vpgm。
图14是示出逐块地对在图1的闪速存储器器件100中的存储器单元阵列110内的存储块(MB)中的图3的NAND单元单位中的地选择晶体管GSL进行步增脉冲编程(ISPP)的方法的流程图。图14的可编程选择晶体管GST的步增脉冲编程(ISPP)的方法与图7的可编程串选择晶体管SST的步增脉冲编程(ISPP)的方法相同。
逐块地，对在图1的闪速存储器器件100中的存储器单元阵列110内的存储块(MB)中的地选择晶体管GST进行步增脉冲编程(ISPP)。
每个块中的地选择晶体管GST能够存储二进制数据(即，涉及表示电子已经从其沟道注入到浮置栅中的高阈值电压的“编程”数据“0”，以及涉及表示电子已经从浮置栅释放到沟道中的低阈值电压的“擦除”或“禁止”数据“1”)，并通过施加的所接收的数据和偏置电压而被编程，如图15和图17所示。
在初始化步骤S300中，存储器块数(计数)BN被初始化为0。每当对当前存储块执行步骤S210、S220、S230时，存储块数(计数)BN增加(S350)，直到所有的存储块已经被处理为止(S340，“是”分支)。在步骤S310中，通过图1的闪速存储器装置100接收不贮存在图1的闪速存储器器件100的存储器贮存单元(存储器晶体管MC0、MC1、MCi-2、MCi-1)中的数据。接着，在编程步骤S320中，通过施加所接收的数据和偏置电压，当前存储块(存储块数BN)中的地选择晶体管GST被(利用“0”或“1”数据)编程，如图15或图17中所示。接着，在检验步骤S330中，读取刚被编程的地选择晶体管GST，并确定当前存储块(存储块数BN)中的被编程的地选择晶体管GST是否具有正确的阈值电压Vth。如果不是(S330的“否”分支)，则根据相同的接收的数据对当前存储块(存储块数BN)中的地选择晶体管GST进行预编程。如果当前存储块(存储块数BN)中的地选择晶体管GST被检验(见图16)为具有正确的阈值电压(S330的“是”分支)，则存储块数(计数)BN增加(S350)，并且对下一个存储块中的地选择晶体管GST执行步骤S310、S320、S330。
图15是图3的NAND单元单位的电路图，示出在图14的“GST编程”的步骤S320期间施加的用于写入数据“0”的电压。在图14的“GST编程”的步骤S320期间，读使能电压(Vread或Vpass)施加到所有的控制栅线(例如，字线WL₀至WL_i-1)，并且地电压(0V)施加到位线BL。编程电压Vpgm施加到地选择线GSL并施加到存储块中的所有地选择晶体管GST的控制栅。因此，当前存储块中的所有地选择晶体管GST可以被编程，以具有期望的阈值电压Vth，例如在其中存储有“0”数据。
图16是图3的NAND单元单位的电路图，示出图14的“检验GST Vth”的步骤330期间施加的电压。
在图14的“检验SST Vth”的步骤S330期间，检验电压V_VFY施加到地选择线GSL，并施加到当前存储块BN中的所有地选择晶体管GST的控制栅。同时，地电压(0V)施加到源线CSL，并且读使能电压Vread(例如，地电压，0V)施加到所有存储器贮存单元(存储器晶体管MC0、MC1、MCi-2、MCi-1)的控制栅，和施加到串选择晶体管(SST)的控制栅/线(SSL)。如果当前存储块BN中的地选择晶体管GST的真实的编程阈值电压Vth小于施加的检验电压V_VFY，则位线BL上输出到寄存器的电压可以被设置成地(0V)，并且检验会失败(图14的步骤S330的“否”分支)。如果当前存储块BN中的地选择晶体管GST的真实的编程阈值电压Vth大于施加的检验电压V_VFY，则位线BL上产生的电压可以保持在高电压Vcc，并且检验可以通过(图14的步骤S330的“是”分支)。
图17是图3的NAND单元单位的电路图，示出在“GST PGM-禁止”模式的操作期间施加的电压。如之前所表明的，在可编程地选择晶体管GST中可以存储随机数据。因此，用户可以要求在可编程地选择晶体管GST中存储(留下)“1”(擦除/禁止)数据。在“GSTPGM-禁止”模式的操作期间，读使能电压Vread(例如，地电压(0V))施加到所有的控制栅线(例如，字线WL₀至WL_i-1)，并施加到串选择晶体管SST的控制栅/线(SSL)，并且源线CSL可以浮置。然而，可以将表示数据“1”的电压V1施加到位线BL，并且，V1大于地电压(0V)。可以在不改变寄存器的情况下，施加V1的电压。同时，编程电压Vpgm施加到地选择线GSL并施加到当前存储块BN中的所有地选择晶体管GST的控制栅。因此，当前存储块中的所有地选择晶体管GST可以被同时或随机地被编程(“0”写入)或被禁止(“1”写入)，以具有期望的阈值电压Vth，例如，在其中存储有“0”数据的GST中的高Vth(参见图8)或者在其中存储有“1”数据的GST中的低Vth(图12)。
图18是示出逐块地对在图1的闪速存储器器件100中的存储器单元阵列110内的存储块(MB)中的图3或图23的NAND单元单位中的地选择晶体管GSL进行步增脉冲编程(ISPP)的方法的流程图。图3和图23中的串选择晶体管GSL的每个能够存储二进制数据。在数据写入之前，存储在所有存储块的存储器贮存单元(存储器晶体管MC0、MC1、MCi-2、MCi-1)中的数据预先被一起擦除(参见图5中的施加的擦除偏置电压)。
在初始化步骤S400中，存储器块数(计数)BN被初始化为0。每当对当前存储块BN的地选择晶体管GST执行编程步骤S410时，存储块数(计数)BN增加(S430)，直到所有的存储块已经被处理为止(S420，“是”分支)。在编程步骤S410中，当前块BN中的地选择晶体管(GST)被编程。
图19是图3的NAND单元单位的电路图，示出在图18的步骤S410期间，在没有地选择晶体管GST的PGM禁止的情况下，施加的用于“一个脉冲”或“ISPP”编程的电压。如图19中所示，在没有PGM禁止的情况下，通过施加偏置电压，每个块中的地选择晶体管GST可以被“一个脉冲”或“ISPP”编程(“0”写入)。
在图18的步骤S410期间的“一个脉冲”GST编程的过程中，地电压(0V)施加到所有的控制栅线(例如，字线WL0至WL_i-1)，和施加到串选择晶体管(SST)的控制栅/线(GSL)，并且地电压(0V)施加到源线CSL。编程电压Vpgm施加到地选择线GSL，和施加到存储块中的所有的地选择晶体管GST的控制栅。因此，当前存储块中的所有地选择晶体管GST可以被编程，以具有期望的阈值电压Vth，例如，在其中存储有“0”数据。
图20是根据本发明的实施例的包括具有可编程串选择晶体管SST和不可编程地选择晶体管SST的NAND单元单位的存储块的电路图。
参照图1和图21，在存储器单元阵列110中，NAND单元单位111’以矩阵形式沿着行方向和列方向布置，并连接到控制栅线(例如，字线WL₀至WL_i-1)、位线(BL0、BL1、BL2...、BL_j-1)、串和地选择线(SSL、GSL)以及源线(CSL)。在擦除、编程、检验和读操作的过程中，选择存储器单元阵列110中控制栅线(WL₀至WL_i-1)和选择栅线(SSL、GSL)中所选择的栅线。
存储器贮存单元(MC0、MC1、MCi-2、MCi-1)可以是浮置栅型的存储器晶体管，并且在串选择晶体管SST也可以是浮置栅型的存储器晶体管的情况下，在选择晶体管SST的控制栅和浮置栅之间不存在对接接触。然而，在本发明的该第二实施例中，地选择晶体管GST不是存储器晶体管并且不能被编程。因此，如图21中所示，在每个地选择晶体管GST的虚拟浮置栅(dummy floating gate)和控制栅之间可以设置对接接触GSL-通路(GSL-via)。
图21是沿着图20中的剖面线114-115的，根据本发明的本实施例的集成电路中的NAND单元单位的侧剖视图。图20的NAND单元单位111’形成在半导体衬底100-1上。NAND单元单位111’的沟道形成在选择晶体管SST和GST之间的半导体衬底100-1中。NAND单元单位111’的沟道可以通过浅沟槽隔离(STI)(未示出)与其它相邻的NAND单元单位的沟道隔离，这样防止了相邻半导体器件组件之间的电流泄露。在这个实例性实施例中，只有串选择晶体管SST是存储器晶体管，而地选择晶体管GST不是存储器晶体管。因此，只有串选择晶体管SST既具有控制栅(SSL)又具有浮置栅(SST-FG)。并且，地选择晶体管GST具有通过对接接触GSL-通路与虚拟浮置栅(GST-FG)连接的控制栅(GSL)，并且虚拟浮置栅用作地选择晶体管GST的控制栅。
存储器贮存单元MC(MC0、MC1、MCi-2、MCi-1)可以是浮置栅型的存储器晶体管，并且在串选择晶体管SST也可以是浮置栅型的存储器晶体管的情况下，在每个串选择晶体管SST的控制栅(SSL)和浮置栅(SST-FG)之间不存在对接接触。
根据本发明的实例性实施例，串选择晶体管SST是可编程的存储器晶体管，串选择晶体管SST的控制栅的栅长度可以与存储器贮存单元(MC0、MC1、MCi-2、MCi-1)的控制栅的栅长度相同。
图22是根据本发明的另一个实施例的包括具有可编程的地选择晶体管GST的NAND单元单位111”的存储块的电路图。参照图1和图22，在存储器单元阵列110中，NAND单元单位111”以矩阵形式沿着行方向和列方向布置，并连接到控制栅线(例如，字线WL₀至WL_i-1)、位线(BL0、BL1、BL2...、BL_j-1)、串和地选择线(SSL、GSL)以及源线(CSL)。在擦除、编程、检验和读操作的过程中，选择存储器单元阵列110中控制栅线(WL₀至WL_i-1)和选择栅线(SSL、GSL)中所选择的栅线。
存储器贮存单元(MC0、MC1、MCi-2、MCi-1)可以是浮置栅型的存储器晶体管，并且在地选择晶体管GST也可以是浮置栅型的存储器晶体管的情况下，在地选择晶体管GST的控制栅和浮置栅之间不存在对接接触。然而，在本发明的这个实例性实施例中，串选择晶体管SST不是存储器晶体管并且不能被编程。因此，如图23中所示，在每个串选择晶体管SST的虚拟浮置栅和控制栅之间可以设置对接接触SSL-通路。
图23是沿着图22中的剖面线116-117的，根据本发明的另一个实施例的集成电路中的NAND单元单位111”的侧剖视图。图22的NAND单元单位111”形成在半导体衬底100-1上。NAND单元单位111”的沟道形成在选择晶体管SST和GST之间的半导体衬底100-1中。NAND单元单位111”的沟道可以通过浅沟槽隔离(STI)(未示出)与其它相邻的NAND单元单位的沟道隔离，这样防止了相邻半导体器件组件之间的电流泄露。在这个实例性实施例中，只有地选择晶体管GST是存储器晶体管，而串选择晶体管SST不是存储器晶体管。因此，只有地选择晶体管GST既具有控制栅(GSL)又具有浮置栅(GST-FG)。并且，串选择晶体管SST具有通过对接接触SSL-通路与虚拟浮置栅(SST-FG)连接的控制栅(SSL)，并且虚拟浮置栅用作串选择晶体管SST的控制栅。
存储器贮存单元MC(MC0、MC1、MCi-2、MCi-1)可以是浮置栅型的存储器晶体管，并且在地选择晶体管GST也可以是浮置栅型的存储器晶体管的情况下，在每个地选择晶体管GST的控制栅(GSL)和浮置栅(GST-FG)之间不存在对接接触。
根据本发明的实例性实施例，地选择晶体管GST是可编程的存储器晶体管，地选择晶体管GST的控制栅的栅长度可以与存储器贮存单元(MC0、MC1、MCi-2、MCi-1)的控制栅的栅长度相同。
图24是根据本发明实施例的包括具有可移动存储卡10的计算机20的计算机系统的框图，其中，所述可移动存储卡10包括闪速存储器器件。存储卡10还包括闪速存储器控制器(未示出)，所述闪速存储器控制器控制主机计算机20的存储器接口I/F 25和存储卡10中的闪速存储器晶体管(未示出)之间的数据流和命令。计算机20的实例包括包括个人计算机、文件服务器、外围装置、无线装置、数码相机、个人数字助理(PDA)、MP3音频播放器、MPEG视频播放器和数码录音机。可移动的存储卡将通常具有外壳，所述外壳具有，诸如SD(安全数码卡)、MS(记忆棒)、CF(紧凑式闪速存储器)、SMC(智能媒体卡)、MMC(多媒体卡)或XD(XD-图卡)、PCMCIA、CardBus、IDE、EIDE、SATA、SCSI、例如USB闪速驱动的通用串行总线等的预定的外形和接口。
本领域的技术人员将理解的是，可以设置附加的电路和控制信号，并且图1的计算机系统已经被简化。
图24是包括根据本发明实施例的闪速存储器器件2500的闪速存储器系统的计算机系统2000的框图。闪速存储器器件2500耦合到存储器控制器2400，用于对闪速存储器器件2500中的闪速存储器晶体管阵列进行存取。与存储器控制器2400耦合的闪速存储器器件2500形成了计算机系统2000的一部分。计算机系统的实例包括个人计算机、外围装置、无线装置、数码相机、个人数字助理(PDA)、MP3音频播放器、MPEG视频播放器、数码录音机和数码录影机。存储器系统可以是基于存储卡的硬驱动器(hard-drive)、固态硬盘SSD、混合(SSD/磁)盘、相机图像处理器(CIS)或者与CPU 2100集成的记忆芯(memorycore)。
图24的存储器系统的存储器件2500通过存储器控制器2400从系统总线2001接收穿过控制线的控制信号，以控制对存储器件2500中的存储器晶体管阵列的存取。对存储器件2500中的存储器晶体管阵列的存取针对通过外围电路中的集成晶体管并经由存储器件2500的字线和位线的一个或多个目标存储器晶体管。一旦响应于控制信号和地址信号对存储器晶体管阵列进行存取，通过存储器件2500中的外围电路中的集成晶体管，将数据写入存储器晶体管中或者从存储器晶体管读取数据。
图6的计算机系统2000中的存储器件2500和图1的存储卡中的存储器器件100可以以各种封装类型安装，所述各种封装类型包括球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、多芯片封装(MCP)、晶圆级构造封装(WFP)、晶圆级堆栈封装(WSP)。
如上所述，在根据本发明的实例性实施例的存储器件中，可以使用相同的工艺步骤来集成和形成存储器晶体管和选择晶体管，由此增大制造效率。
由此已经描述了本发明的示例性实施例，将理解的是，由于在不脱离如下文权利要求的本发明的精神或范围的情况下其许多明显的变化是可能的，因此由所附的权利要求限定的本发明将不受以上描述中阐述的特定细节的限制。