非易失性半导体存储装置及其写入方法.pdf

本发明的目的是减低验证操作的数目，缩短写入需要的时间。解决方法是在对于对应多个状态的相互不同的多个启始电压设定至各存储单元并藉此记录多值状态的非易失性半导体存储阵列，控制其写入的非易失性半导体存储装置中，一边由既定的写入开始电压开始依序将写入电压增加既定的电压增加量，一边验证并将上述存储单元写入时，根据先前进行的写入中验证操作通过时的写入脉冲数，决定及设定上述写入开始电压进行写入。

1.  一种非易失性半导体存储装置，包括：
非易失性存储阵列，将对应多个状态的相互不同的多个启始电压设定至各存储单元并藉此记录多值状态；以及
控制电路，控制写入上述存储阵列，其中
上述控制电路的特征是一边由既定的写入开始电压开始依序将写入电压增加既定的电压增加量，一边验证并将上述存储单元写入时，根据先前进行的写入中验证操作通过时的写入脉冲数，决定及设定上述写入开始电压进行写入。

2.  根据权利要求1所述的非易失性半导体存储装置，其中上述验证操作通过时的写入脉冲数是写入结束时的写入脉冲数。

3.  根据权利要求2所述的非易失性半导体存储装置，其中上述控制电路根据上述写入结束时的写入脉冲电压与预先决定的基准值的差决定上述写入开始电压。

4.  根据权利要求1所述的非易失性半导体存储装置，其中上述验证操作通过时的写入脉冲数是最初写入通过时的写入脉冲数。

5.  根据权利要求4所述的非易失性半导体存储装置，其中上述控制电路根据上述最初写入通过时的写入脉冲电压与预先决定的基准值的差决定上述写入开始电压。

6.  根据权利要求1-5中任一所述的非易失性半导体存储装置，其中上述控制电路根据上述写入结束时的写入脉冲数与上述最初写入通过时的写入脉冲数，决定并设定上述写入时的电压增加量。

7.  一种非易失性半导体存储装置的写入方法，上述非易失性半导体存储装置具备：
非易失性存储阵列，将对应多个状态的相互不同的多个启始电压设定至各存储单元并藉此记录多值状态；以及
控制电路，控制写入上述存储阵列，
上述非易失性半导体存储装置的写入方法包括：
一边由既定的写入开始电压开始依序将写入电压增加既定的电压增加量，一边验证并将上述存储单元写入时，根据先前进行的写入中验证操作通过时的写入脉冲数，决定及设定上述写入开始电压进行写入的步骤。

8.  根据权利要求7所述的非易失性半导体存储装置的写入方法，其中上述验证操作通过时的写入脉冲数是写入结束时的写入脉冲数。

9.  根据权利要求8所述的非易失性半导体存储装置的写入方法，其中上述写入步骤根据上述写入结束时的写入脉冲电压与预先决定的基准值的差决定上述写入用的写入开始电压。

10.  根据权利要求7所述的非易失性半导体存储装置的写入方法，其中上述验证操作通过时的写入脉冲数是最初写入通过时的写入脉冲数。

11.  根据权利要求10所述的非易失性半导体存储装置的写入方法，其中上述写入步骤根据上述最初写入通过时的写入脉冲电压与预先决定的基准值的差决定上述写入时的写入开始电压。

12.  根据权利要求7-11中任一所述的非易失性半导体存储装置的写入方法，其中上述写入步骤根据上述写入结束时的写入脉冲数与上述最初写入通过时的写入脉冲数，决定并设定上述写入时的电压增加量。

非易失性半导体存储装置及其写入方法
技术领域
本发明是有关于例如闪存等可以电性改写的非易失性半导体存储装置(EEPROM)与其写入方法。
背景技术
一般熟知的NAND型非易失性半导体存储装置(例如，参照非专利文献1-4)，具有多个的存储单元晶体管(以下称存储单元)串联于位线与源极线之间构成NAND串行，并实现高度集成化。
在一般NAND型非易失性半导体存储装置中，抹除(erase)是施加例如20V的高电压于半导体基板，施加0V于字线。因此，由例如从由多晶硅等形成的电荷蓄积层的浮动栅极拔除电子，使启始电压(threshold voltage)比抹除启始电压(例如-3V)更低。另一方面写入(program)时，施加0V于半导体基板，施加例如20V的高电压于控制栅极。因此，通过半导体基板将电子注入浮动栅极，使启始电压比写入启始电压(例如1V)更高。要取得这些启始电压的存储单元通过将写入启始电压与读出启始电压间的读出电压(例如0V)施加于控制栅极，能够视该存储单元是否有电流流过判断该状态。
如以上组成的非易失性半导体存储装置中，通过写入操作写入作为写入对象的存储单元后，存储单元晶体管的浮动栅极会注入电荷，启始电压上升。因此就算施加给栅极启始电压以下的电压也不会有电流流动，而达成写入数据「0」的状态。一般来说抹除状态的存储单元的启始电压具有不均匀的情形。因此施加既定的写入电压实行写入操作，并进行验证(verify)使启始电压在验证电平(verify level)以上，写入后的存储单元的启始电压就会具有验证标准以上的程度分布。
在将存储单元设定不同的启始电压来表现多值的多值存储单元的非易失性半导体存储装置的情况下，当启始电压具有广范围分布的话，相邻的电平值之间的间隔会变得狭小，使得确实地实行数据记录变得困难。为了解决此问题，专利文献5中包括非易失性的存储核心电路，通过对存储单元设定多个不同的启始电压来记录多值，以及控制电路，控制对上述存储核心电路的写入。上述的控制电路的特征是将存储单元写入为某一个启始电压时，将要设定为上述一个启始电压的存储单元以及要设定为比上述一个启始电压高的启始电压的存储单元写入为上述一个启始电压，再将上述多个不同的启始电压中较低的启始电压开始按顺序写入。
而在专利文献6中提出的非易失性半导体存储器，用以在提升非易失性半导体存储器的写入精准度的同时，并缩减写入的时间。此非易失性半导体存储器在将数据写入于非易失性存储单元时，一边缓缓增加写入电压，一边将此写入电压多次施加于存储单元。此时要写入的全部存储单元的启始电压到达初期值之前，写入电压的增加量设定为第1电压。此后，启始电压到达目标值之前，写入电压的增加量设定为第2电压。因为改变增加量来提升写入电压，就可以用较少的写入脉冲数使存储单元的启始电压接近目标值。而当启始电压超过初期值后，将写入电压的增加量设定为第2电压，可以使对启始电压目标值的误差在最小范围内。得到的结果就是能够削减存储单元的写入时间。
而在专利文献7当中所提出的非易失性半导体存储装置，适当地设定初期的控制栅极电压以及阶段进行时的控制栅极电压的增加量，使得要完成写入的阶段每个状态都不相同，因此能够以较高的精准度控制启始电压。此非易失性半导体存储装置具备存储单元阵列与控制电路。在写入操作时，控制电路设定对应要施加写入对象的存储单元的控制栅极的各个写入状态的控制栅极电压，使控制栅极电压的各个写入状态间的电压差等于用来判定各个写入状态的启始电压的各个写入状态间的电压差，然后反复实行电压施加操作，对未写入存储单元施加对应写入状态的控制栅极电压；以及验证操作，判定存储单元的启始电压是否在对应写入状态的启始电压范围内。
专利文献1：特开平9-147582号公报。
专利文献2：特开2000-285692号公报。
专利文献3：特开2003-346485号公报。
专利文献4：特开2001-028575号公报。
专利文献5：特开2001-325796号公报。
专利文献6：特开2003-173688号公报。
专利文献7：特开2007-193885号公报。
图4是显示已知技术的MLC(Multi Level Cell)闪存的启始电压机率分布(Vt分布)图。图5是显示图4的启始电压机率分布(Vt分布)下由状态(10L)写入至状态(00)时的状态图。在这个已知例中，显示了4个启始电压值的闪存的情况，作为一个例子，如图4所示，由启始电压较低的这边开始以状态(11)、(01)、(00)、(10)的顺序排列。其中(10L)是LSB(最下位位)写入时的状态，(10U)是MSB(最上位位)写入后的状态。R1是读取电压，V_PV1是状态(01)的验证电压，V_PV2是状态(00)的验证电压，V_PV3是状态(10U)的验证电压。
图6是显示使用已知技术的ISPP(Increment Step Pulse Program)法将状态(00)写入后，要将状态(10)写入时的写入电压对时间图。在图6中，状态(00)的写入使用5个写入脉冲101-105，施加后立即进行验证操作111-115。而状态(10)的写入使用5个写入脉冲201-205，施加后立即进行验证操作211-215。
在图4，箭头301、302分别表示将存储单元由状态(10L)(LSB写入状态)往状态(10U)(MSB写入状态)以及状态(00)写入的情形。后者的情况如图5所示，最初的写入脉冲将单元分布往更高的启始电压移动。接着利用ISPP法，下一个升压的写入脉冲可以使启始电压分布变狭窄。因此一般认为最初的写入脉冲尽可能地维持在最低电压比较好。但是此方法具有几个造成存储单元性能劣化情况的限制事项。
然后存储单元的劣化可能会直接地影响写入速度性能。当存储单元产生劣化，为了要使全部要写入的存储单元的启始电压分布达到希望的情况，需要更多的ISPP步骤，因此要移动启始电压分布需要更多时间。
图7是显示已知技术下为了将状态(00)写入，需要1个以上的步骤以及附加的时间的电压对时间图。其中图7与图6的符号相同。因为用于最初的写入脉冲的初期电压并未改变，存储单元的劣化会对写入速度造成直接的影响。最后因为写入速度会由规格来决定，如图7所示，需要的时间变长写入操作失败的可能性也会提高。
图8是显示已知技术的写入操作的一个例子的流程图。图8中，在步骤S1设定既定的写入开始电压Vstartdef(n)，在步骤S2将写入开始电压Vstartdef(n)设定为写入电压Vpgm(n)。接着在步骤S3施加具有写入电压Vpgm(n)的写入脉冲，在步骤S4验证是否写入，在步骤S5判断是否全部的存储单元都通过，YES时进行步骤S7，NO时进行步骤S6。在步骤S6将写入电压Vpgm(n)仅增加Vstep的份量再设定为Vpgm(n)，回到步骤S3。
接着在步骤S7设定既定的写入开始电压Vstartdef(n+1)，在步骤S8将写入开始电压Vstartdef(n+1)设定为写入电压Vpgm(n+1)。接着在步骤S9施加具有写入电压Vpgm(n+1)的写入脉冲，在步骤S10验证是否写入，在步骤S11判断是否全部的存储单元都通过，YES时该写入操作结束进行下一个既定的操作。NO时进行步骤S12。在步骤S12将写入电压Vpgm(n+1)仅增加Vstep的份量再设定为Vpgm(n+1)，回到步骤S3。
图8的写入操作中，步骤S1到步骤S6的操作是例如由状态(10L)往更高的启始电压状态(00)写入的操作，步骤S7到步骤S12的操作是例如由状态(10L)往更高的启始电压状态(10U)写入的操作。
上述的流程图以例子表示使用已知技术的ISPP的话，写入操作会怎样的失败的可能性，状态(00)的写入如果需要6脉冲以上的话，对劣化的单元的写入无法回复必要的追加时间，产生存储失败。
也就是说已知技术的MLC型闪存中，写入算法是由写入脉冲与验证步骤连续的组合而成。当验证失败的话，使用比先前的脉冲电压更高电压通过字线施加给存储单元。这个程序会反复的进行验证操作直到全部要写入的存储单元都通过。此程序就称为ISPP法。
经过许多抹除或写入后，再加上程序的不均匀，许多的验证操作会产生变化。假设验证操作增多的话，存储器的写入速度会下降，最后偏离原先的规格值。
本发明的目的提供一种非易失性半导体存储装置与其写入方法，能够解决以上的问题，降低验证操作次数，并缩短写入所需要的时间。
发明内容
本发明提供了一种非易失性半导体存储装置，包括：非易失性存储阵列，将对应多个状态的相互不同的多个启始电压设定至各存储单元并藉此记录多值状态；以及控制电路，控制写入上述存储阵列，其中上述控制电路的特征是一边由既定的写入开始电压开始依序将写入电压增加既定的电压增加量，一边验证并将上述存储单元写入时，根据先前进行的写入中验证操作通过时的写入脉冲数，决定及设定上述写入开始电压进行写入。
上述非易失性半导体存储装置中，上述验证操作通过时的写入脉冲数是写入结束时的写入脉冲数。
在此上述控制电路根据上述写入结束时的写入脉冲电压电压与预先决定的基准值的差决定上述写入用的写入开始电压。
又上述非易失性半导体存储装置中，上述验证操作通过时的写入脉冲数是最初写入通过时的写入脉冲数。
在此上述控制电路根据上述最初写入通过时的写入脉冲电压与预先决定的基准值的差决定上述写入用的写入开始电压。
再者上述非易失性半导体存储装置中，上述控制电路根据上述写入结束时的写入脉冲数与上述最初写入通过时的写入脉冲数，决定并设定上述写入时的电压增加量。
本发明还提供了一种非易失性半导体存储装置的写入方法，上述非易失性半导体存储装置具备：非易失性存储阵列，将对应多个状态的相互不同的多个启始电压设定至各存储单元并藉此记录多值状态；以及控制电路，控制写入上述存储阵列，上述非易失性半导体存储装置的写入方法包括：一边由既定的写入开始电压开始依序将写入电压增加既定的电压增加量，一边验证并将上述存储单元写入时，根据先前进行的写入中验证操作通过时的写入脉冲数，决定及设定上述写入开始电压进行写入的步骤。
上述非易失性半导体存储装置的写入方法中，上述验证操作通过时的写入脉冲数是写入结束时的写入脉冲数。
在此上述写入步骤根据上述写入结束时的写入脉冲电压与预先决定的基准值的差决定上述写入用的写入开始电压。
又非易失性半导体存储装置的写入方法中，上述验证操作通过时的写入脉冲数是最初写入通过时的写入脉冲数。
在此上述写入步骤根据上述最初写入通过时的写入脉冲电压与预先决定的基准值的差决定上述写入用的写入开始电压。
再者非易失性半导体存储装置的写入方法中，上述写入步骤根据上述写入结束时的写入脉冲数与上述最初写入通过时的写入脉冲数，决定并设定上述写入时的电压增加量。
因此，根据本发明的非易失性半导体存储装置及其写入方法，一边由既定的写入开始电压开始依序将写入电压增加既定的电压增加量，一边验证并将上述存储单元写入时，根据先前进行的写入中验证操作通过时的写入脉冲数，决定及设定上述写入开始电压进行写入，因此进行用于根据验证操作数的写入操作的写入电压动态调整，藉此能够提升存储阵列的良率及提升存储阵列的寿命。通过该装置及其方法，关于表示有「更慢的」写入特性的单元，能够在必要的情况下，使写入电压动态地增大。因此能够减低验证操作的次数即将写入所需要的时间缩短。
附图说明
图1是显示本发明实施例的NAND型快闪EEPROM的全体组成的方块图。
图2是显示图1的存储单元阵列10与其外围电路的组成电路图。
图3是显示图2的分页缓冲器(对应2条位线)的详细组成电路图。
图4是显示已知技术的MLC(Multi Level Cell)闪存的启始电压机率分布(Vt分布)图。
图5是显示图4的启始电压机率分布(Vt分布)下由状态(10L)写入至状态(00)时的状态图。
图6是显示使用已知技术的ISPP(Increment Step Pulse Program)法将状态(00)写入后，要将状态(10)写入时的写入电压对时间图。
图7是显示已知技术下为了将状态(00)写入，需要一个以上的步骤以及附加的时间的电压对时间图。
图8是显示已知技术的写入操作的一个例子的流程图。
图9是显示实施例的写入操作的一个例子的流程图。
图10是显示使用实施例的改良型ISPP(Increment Step Pulse Program)法将状态(00)写入后，要将状态(10)写入时的写入电压对时间图。
图11是显示实施例的4个起始电压值快闪EEPROM的启始电压机率分布(Vt分布)图。
图12是显示变形例的8个起始电压值快闪EEPROM的启始电压机率分布(Vt分布)图。
图13是显示变形例的写入处理的一个例子的流程图。
[主要元件标号说明]
10～存储阵列；            11～控制电路；
12～列解码器；            13～高电压产生电路；
14、14A～数据改写及读出电路(分页缓冲器)；
15～行解码器；              17～指令暂存器；
18～地址暂存器；            19～操作逻辑控制器；
50～数据输入输出缓冲器；    51～数据输入输出端子；
52～数据线；                L1、L2～拴锁；
61、62、63、64～反向器；    70～验证用电容；
71～预充电压用晶体管；
72、73、74、75～验证用晶体管；
76、77～验证.判定通过/失败晶体管；
81、82～行栅极晶体管；
83、84、85、88、89～传送开关晶体管；
86、87～位线选择晶体管；
90～拴锁平均化晶体管；      91～重置晶体管；
101、102、103、104、105、106～写入脉冲；
201、202、203、204、205～写入脉冲；
111、112、113、114、115、116～验证操作；
211、212、213、214、215～验证操作；
301、302～写入操作；
401、402、403、404～写入操作；
501、502、503、504、505、506、507、508、509、510、511～写入操作。
具体实施方式
以下将参照图式说明本发明的实施例。其中，以下各实施例中相同的构成要素会标上相同的标号。
图1是显示本发明实施例的NAND型快闪EEPROM的全体组成的方块图。图2是显示图1的存储单元阵列10与其周边电路的组成电路图。图3是显示图2的分页缓冲器(对应2条位线)的详细组成电路图。首先关于本实施例的NAND型快闪EEPROM的组成说明如下。
图1中本实施例的NAND型快闪EEPROM的组成具备存储单元阵列10、控制该操作的控制电路11、列解码器12、高电压产生电路13、数据改写及读出电路(分页缓冲器)14、行解码器15、指令暂存器17、地址暂存器18、操作逻辑控制器19、数据输入输出缓冲器50、数据输入输出端子51。
存储单元阵列10如图2所示，例如16个堆栈栅极(Stacked Gate)构造的可以电性改写非易失性存储单元MC0～MC15串联在一起，组成NAND单元NU(NU0，NU1，...)。各NAND单元NU的漏极端通过选择栅极晶体管SG1连接至位线BL，源极端通过选择栅极晶体管SG2连接至共享源极线CELSRC。排列在列方向的存储单元MC的控制栅极连接共享的字线WL，选择栅极晶体管SG1、SG2的栅极电极则连接与字线WL平行配置的选择栅极线SGD、SGS。为写入或读出的单位的1个分页(page)是通过1条字线WL所选择的存储单元的范围。为数据抹除的单位的1个区块(block)是1个分页或该整数倍的多个NAND单元NU的范围。改写及读出电路14为了进行分页单位的数据写入及读出，包含在每个位线都设有的感应放大电路(SA)及拴锁电路(DL)，以下称为分页缓冲器。
图2的存储单元阵列10可以具有简化的组成，多个的位线共享分页缓冲器。此时在数据写入或读出操作时选择性连接分页缓冲器的位线数目就是1个分页的单位。而图2显示1个输入输出端子51间进行数据输入输出的单元阵列的范围。为了选择存储单元阵列10的字线WL及位线BL，分别设有列解码器12及行解码器15。控制电路11进行数据写入、抹除及读出的序列控制。被控制电路控制的高电压产生电路13产生数据改写、抹除、读出用的升压后的高电压或中间电压。
输入输出缓冲器50用于数据的输入输出及地址信号的输入。也就是通过输入输出缓冲器50及数据线52，进行输入输出端子51与分页缓冲器14之间的数据传送。由输入输出端子51所输入的地址信号保存于地址暂存器18并送往列解码器12及行解码器15解码。由输入输出端子51也输入操作控制的指令。输入的指令解码后保存于指令暂存器17，藉此控制控制电路11。芯片启动(chip enable)信号CEB、指令拴锁启动(command latch enable)信号CLE、地址拴锁启动(address latch enable)信号ALE、写入启动信号WEB、读出启动信号REB等的外部控制信号被操作逻辑控制电路19取出，产生对应操作模式的内部控制信号。内部控制信号用于在输入输出缓冲器50的数据拴锁、传送等的控制，再被传送至控制电路11，进行操作控制。
分页缓冲器14具备2个拴锁电路14a、14b，其组成能够实行多值操作机能与快取机能的切换。也就是在1个存储单元存储1位的2个启始电压值数据的情况下具备快取机能，在1个存储单元存储2位的4个启始电压值数据的情况下，能具备快取机能，而且虽然被地址(address)所限制，但还能使快取机能有效。为了实现上述的机能，具体的分页缓冲器14A(对应2条位线)的详细组成显示于图3。
在图3中，分页缓冲器14A的组成具备2个反向器61、62形成的拴锁L1、2个反向器63、64形成的拴锁L2、验证用电容70、预充电压用晶体管71、验证用晶体管72至75、验证及判定通过/失败晶体管76、77、行选择栅极晶体管81、82、传送开关晶体管83至85、88、89、位线选择晶体管86、87、拴锁平均化晶体管90、重置晶体管91。
图3中，2条位线BLe、BLo选择性地连接分页缓冲器14A。在这个情况下，通过位线选择信号BLSE或BLSO使位线选择晶体管86或87导通，将位线BLe或位线BLo的其中一条选择性连接分页缓冲器14A。而当一条位线被选择时，处于非选择状态的另一条位线设于固定的接地电位或电源电压电位，藉此削减邻接位线间的噪声是比较好的作法。
图3的分页缓冲器14A具有第1拴锁L1与第2拴锁L2。分页暂存器14A会依既定的操作控制主要负责读出与写入的操作。而第2拴锁L2在2个启始电压值操作中是实现快取机能的二次拴锁电路，在不使用快取机能的情况下则辅助该分页暂存器14A的操作实现多值操作。
拴锁L1是由时钟反向器(clocked inverter)61、62并联所组成。存储单元阵列10的位线BL通过传送开关晶体管85连接感应节点N4，感应节点N4在通过传送开关晶体管83连接拴锁L1的数据保存节点N1。感应节点N4设有预充电压用晶体管71。节点N1通过传送开关晶体管74、75连接至将节点N1的数据暂时存储用的暂时存储节点N3。而节点N4又连接有对位线预充电压V1用的预充电压用晶体管71。节点N4连接保持电平用的电容70。电容70的另一端接地。
图3显示存储单元阵列10、分页暂存器14、数据输入输出缓冲器50的连接关系。NAND型快闪EEPROM的读出与写入的操作单位会是在某个列地址同时选择的1个分页的容量(例如512byte)。因为有8个数据输入输出端子51，对1个数据输入输出端子52来说是512bit，在图3即表示对应512bit的组成。
将数据写入存储单元的情况下，将来自数据信号线52的写入数据取至第2拴锁L2中。要开始写入操作写入数据必须在第1拴锁中，因此接着将拴锁L2所保存数据传送至拴锁电路L1。而在读取操作中，要将数据往数据输入输出端子51输出，读出数据必须在第2拴锁中，因此必须将在拴锁L1读出的数据往拴锁L2传送。故这个架构是使传送开关晶体管83、84导通，让拴锁L1与拴锁L2之间能够做数据的传送。此时，先将传送目的地的拴锁电路切换成非主动状态再将数据传送，之后再将传送目的地的拴锁电路回复到主动状态保存数据。
而在第1至图3中，往存储单元阵列10的写入、抹除的基本操作在例如非专利文献4-5中已揭露为已知技术，在此省略详细说明。
在本实施例的快闪EEPROM中，提出使用改良后的ISPP法的写入方法，能够减低验证操作的次数，并缩短写入所需要的时间。
图9是显示实施例的写入操作的一个例子的流程图。图9的写入操作为每个字线所进行的操作，与图8已知技术的写入操作比较起来，增加了步骤S21、S22、S23，并将步骤S7更改为步骤S7A的操作。在本实施例，控制电路11的特征是在对存储单元进行例如状态(11)至状态(01)的写入时(或是例如状态(10L)至状态(00)的写入时)，依序将写入电压仅增加既定的电压Vstep并一边进行验证，根据全部存储单元在验证操作时通过时的次数(在图9的例子是写入脉冲数Npactlast(n))，接着设定要写入至例如状态(10U)用的写入开始电压Vstart(n+1)(＝Vstartdef(n+1)+Δ(Npactlast(n))，在此Δ(Npactlast(n))是指根据写入脉冲数Npactlast(n)所增加的电压量)，由该写入开始电压Vstart(n+1)开始将写入电压依序仅增加增加电压量Vstep，一边进行验证，将上述的存储单元写入为例如状态(10U)。
图9中，在步骤S1设定既定的写入开始电压Vstartdef(n)，在步骤S21将计数写入脉冲数的参数Npact(n)初始化至1，在步骤S2将写入开始电压Vstartdef(n)设定为写入电压Vpgm(n)。接着在步骤S3施加具有写入电压Vpgm(n)的写入脉冲，在步骤S4验证是否写入，在步骤S5判断是否全部的存储单元都通过，YES时进行步骤S23，NO时进行步骤S6。在步骤S6将写入电压Vpgm(n)仅增加Vstep的份量后将参数Npact(n)仅增加1，再设定Vpgm(n)，回到步骤S3。
接着在步骤S23将参数Npact(n)设定为写入结束时的写入脉冲数Npactlast(n)，在步骤S 7A根据写入结束时的写入脉冲数Npactlast(n)设定写入开始电压Vstart(n+1)并设定之，在步骤S8将写入开始电压Vstart(n+1)设定为写入电压Vpgm(n+1)。接着在步骤S9施加具有写入电压Vpgm(n+1)的写入脉冲，在步骤S10验证是否写入，在步骤S11判断是否全部的存储单元都通过，YES时该写入操作结束进行下一个既定的操作。NO时进行步骤S12。在步骤S12将写入电压Vpgm(n+1)仅增加Vstep的份量再设定为Vpgm(n+1)，回到步骤S3。
图9中，例如写入结束时的写入脉冲数Npactlast＝5时增加量电压Δ(Npactlast(n))＝0，写入结束时的写入脉冲数Npactlast＝5时增加量电压Δ(Npactlast(n))＝0.5。如果能够调整状态(10U)的写入脉冲的初期电压的话，就可以回复状态(00)的更长的写入时间。而N则储存于控制电路11的内建存储器。
图10是显示使用实施例的改良型ISPP(Increment Step Pulse Program)法将状态(00)写入后，要将状态(10)写入时的写入电压对时间图。在图10，状态(00)写入时的写入开始电压是Vsrart2，然后依据写入状态(00)时通过的写入脉冲数，决定下一个状态(10)写入时的写入开始电压Vstart3并设定之。这个设定能够对每个字线做设定，为了在存储单元的寿命内都维持一定的写入时间，各启始电压分布的写入电压应该做动态地调整，根据先行的写入时的ISPP法所产生的写入脉冲数来动态调整写入电压的话，就能够将全体的写入时间保持在规格值内。一般来说，此方法也能够适用于其它启始电压分布的写入。
图11是显示实施例的4个启始电压值快闪EEPROM的启始电压机率分布(Vt分布)图。图11中，V_PV1是状态(01)的验证电压，V_PV2是状态(00)的验证电压，V_PV3是状态(10U)的验证电压。1个存储单元2位的MLC型NAND闪存的情况下，存在4个状态(11)、(01)、(10)及(00)的启始电压分布。
图11(a)的LSB写入中，将状态(11)维持原状，或利用写入操作401将状态(11)写入至状态(10L)。在第11(b)图的MSB写入中，将状态(11)维持原状，或利用写入操作402将状态(11)写入至状态(01)。再或者是利用写入操作403将状态(10L)写入至状态(00)，或利用写入操作404将状态(10L)写入至状态(10U)。
在此，写入电压的自动调整可以适用于所有的情况。先前的详细实施例因为是1个MSB操作(1个使用者指令)之间所发生，因此很容易实际套用。写入电压自动调整方法的实际套用方法是规则地保存每个分布的写入验证循环数，使用此数据调整各分布的写入开始电压。写入电压的自动调整能够适用于1个存储单元2位的MLC型NAND闪存的全部启始电压分布。也就是在本发明，一边由既定的写入开始电压开始依序将写入电压增加既定的电压增加量，一边验证并将上述存储单元写入时，根据先前进行的写入(并不仅限于前面一个的写入)中验证操作通过时的写入脉冲数，决定及设定上述写入开始电压进行写入。例如在写入操作404中，可以根据写入操作401～403的任1个写入操作中验证操作通过时的写入脉冲数，决定及设定上述写入开始电压进行写入。
实施例的归纳整理
如以上说明，根据本实施例，「慢的」单元的写入会因为写入及验证的循环数目增加，而过度下降了写入性能，为了避免此情况，使用了写入电压自动调整法。也就是说使用格雷码(Gray Code)的MLC分布中，状态(00)最初写入的情况下，控制电路11记录写入及验证的循环数。当这个数目超过一定的限度时，就应该增加对状态(10)的写入开始电压。使用这个机制，渐次地减少使用于状态(10)的写入时的写入及验证循环。这可以同时保持全体的写入时间与状态(00)的写入需要一定限度以下的循环数的情况。
例如典型的5个脉冲能够用于状态(00)及(10)的写入。状态(00)及(10)两者的写入在所希望的启始电压分布下对全部的单元的写入需要最大5个脉冲时。写入性能则会变成最低(会接近规格所容许的最高时间)(参照图6)。
接着存储单元的性能因为耐久性的问题或存取操作的不均匀而下降，关于状态(00)的写入，更需要多一个写入及验证循环(参照图7)。但是因为要维持写入速度的规格，第6个写入脉冲通不过，在写入的最后状态造成失败。
另一方面，控制电路11允许写入及验证的6个循环来代替最大5个循环的情况下，状态(00)的写入通过的可能性更高。然后用来写入状态(10)的写入开始电压增大，藉此写入及验证的循环数目能够降低至例如4。因此全体的写入时间不需要超过规格，也可在最后的状态通过(参照图10)。
该实施例的写入方法显示了使用依验证程序数目的写入操作的写入电压动态调整，能够提高存储阵列的良率及存储单元的寿命。通过该方法，关于表示有「更慢的」写入特性的单元，能够只有在必要的情况下，使写入电压动态地增大。
变形例
关于以上的实施例，在各字线所实行的写入操作中，根据写入结束时(在图9的步骤S5为YES)，的写入脉冲数Npactlast，决定并设定写入开始电压Vstart(n+1)，但本发明并不限于此，如图13的变形所示，也可以根据最初写入通过的写入脉冲数目Npactfirst(n)(由图13的步骤S31及S32计数)及写入结束时的写入脉冲数目Npactlast(n)，决定并设定写入开始电压Vstart(n+1)(参照图13的步骤S7B)。关于此部份在制造质量严重不均匀的情况下，能够适当地调整写入电压，详细内容将在后面说明。
现在将说明关于实施例及变形例的写入开始电压Vstart(n+1)的各种实施例如下。
[表1]
各参数的定义与其值的一例
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第n状态的验证电压(设定值)Vpv(n)＝0.5V；
第n状态的写入开始电压(设定值)Vstartdef(n)＝16.5V；
第n+1状态的验证电压(设定值)Vpv(n+1)＝2V；
第n+1状态的写入开始电压(设定值)Vstartdef(n+1)＝18.0V；
电压增加量(设定值)Vstep＝0.4V；
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第n状态的写入脉冲数(写入结束时的基准值)Npdeflast(n)＝12；
第n状态的写入脉冲数(最初写入通过的基准值)Npdeffirst(n)＝3；
------------------------------------------------------------
第n状态的写入脉冲数(写入结束时的实际值)Npactlast(n)＝14；
第n状态的写入脉冲数(最初写入通过的实际值)Npactfirst(n)＝4；
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(注)状态中的一例：
第1状态＝状态(01)，第2状态＝状态(00)。
实施例1
各状态中有写入脉冲数的基准值的情况下的写入开始电压表示如下式。
[式1]
Vstart(n+1)
＝Vstartdef(n+1)
+[Npactlast(n)-Npdeflast(n)-0.5]×Vstep
实施例1的数值例子如下式。
[式2]
Vstart(n+1)
＝18+(14-12-0.5)×0.4＝18.6(V)
在实施例1，对于操作速度稍慢的分页缓冲器14或存储区块，会补正写入电压。补正系数(-0.5)的意思是为了防止过度补正所以选择对应写入脉冲的一半。
实施例2
直接由写入脉冲数算出的情况下的写入开始电压以下式表示。
[式3]
Vstart(n+1)
＝Vstart(n)
+[Npactlast(n)-Npdeflast(n)-0.5]×Vstep
+α×[Vpv(n+1)-Vpv(n)]
在此α为既定的常数，例如1.4。在实施例2的数值例子如下式。
[式4]
Vstart(n+1)
＝16.5+(14-12-0.5)×0.4+1.4×(2.0-0.5)
＝18.2(V)
在实施例2，写入电压会与实施例1做相同的补正。
实施例3
根据最初写入通过时的写入脉冲数决定写入开始电压的情况下，各状态中有基准值的情况下的写入开始电压表示如下式。
[式5]
Vstart(n+1)
＝Vstartdef(n)
+[Npactfirst(n)-Npdeffirst(n)-0.5]×Vstep
实施例3的的数值例如下式。
[式6]
Vstart(n+1)
＝18+(5-3-0.5)×0.4＝18.6(V)
在实施例3使用最初写入通过时的写入脉冲数代替写入结束时的写入脉冲数来决定写入开始电压，但可以得到与实施例1相同的结果。
根据最初写入通过时的写入脉冲数来决定写入开始电压的其况下，直接由写入脉冲数算出的情况的写入开始电压表示如下式。
Vstart(n+1)
＝Vstart(n)
+[Npactfirst(n)-Npdeffirst(n)-0.5]×Vstep
+α×[Vpv(n+1)-Vpv(n)]
实施例4的数值例如下式。
[式8]
Vstart(n+1)
＝16.5+(5-3-0.5)×0.4+1.4×(2.0-0.5)
＝18.2(V)
在实施例4使用最初写入通过时的写入脉冲数代替写入结束时的写入脉冲数来决定写入开始电压，但可以得到与实施例2相同的结果。
实施例5
在实施例5，根据最初写入通过的写入脉冲数与写入结束时的写入脉冲数，决定并设定电压增加量Vstep的情况下，电压增加量以下式表示。
[式9]
Vstep(n+1)
＝(Npactlast(n)-Npactfirst(n))
/(Npdeflast(n)-Npdeffirst(n))×Vstep(n)
实施例5的数值例如下式。
[式10]
Vstep(n+1)
＝(14-5)/(12-3)×0.4＝0.4
因此可以获得与为设定值的Vstep相同的值。
应用例
图12是显示变形例的8个起始电压值快闪EEPROM的启始电压机率分布(Vt分布)图。在图12中，V_PV1是状态(011)的验证电压，V_PV2是状态(101U)的验证电压，V_PV3是状态(001)的验证电压。V_PV4是状态(100U)的验证电压，V_PV5是状态(000)的验证电压，V_PV6是状态(110U)的验证电压，V_PV7是状态(010)的验证电压。
在图12(a)的LSB写入中，维持状态(111)或是通过写入操作501将状态(111)写入至状态(110L)。又在第12(b)图的中间位(指最下位位与最上位位的中间位，以下称为MIB)的写入中，维持状态(111)或是通过写入操作502将状态(111)写入至状态(101M)。再加上通过写入操作503将状态(110L)写入至状态(100M)，或是通过写入操作504将状态(110L)写入至状态(110M)。
在图12(c)的MSB写入中，维持状态(111)或是通过写入操作505将状态(111)写入至状态(011)。或通过写入操作506将状态(101M)写入至状态(101U)，或是通过写入操作507将状态(101M)写入至状态(001)。或通过写入操作508将状态(100M)写入至状态(100U)，或是通过写入操作509将状态(100M)写入至状态(000)。或通过写入操作510将状态(110M)写入至状态(110U)，或是通过写入操作511将状态(110M)写入至状态(010)。
如此一来根据本发明，能够适用一存储单元3位的NAND型闪存。因此能够不需要增加存储阵列的硅基板面积来增加密度。在这个情况下，存在8个状态(111)、(110)、(100)、(101)、(010)、(011)、(001)、(000)的启始电压分布。将启始电压分布由4个起始电压值更改到8个起始电压值(MSB写入)的情况，也能够将根据必要的先前写入脉冲数做写入电压自动调整适用于各启始电压分布。在3位的MLC型闪存的情况下，因为存在着更多的分布形式，写入电压的自动调整对于未来的NAND型存储器设计具有相当大的意义。也就是在本发明中，一边由既定的写入开始电压开始依序将写入电压增加既定的电压增加量，一边验证并将上述存储单元写入时，根据先前进行的写入(并不仅限于前面一个的写入)中验证操作通过时的写入脉冲数，决定及设定上述写入开始电压进行写入。例如在写入操作511中，可以根据写入操作501～510的任1个写入操作中验证操作通过时的写入脉冲数，决定及设定上述写入开始电压进行写入。
在以上的实施例及变形例中，非易失性半导体存储装置可以是以下组成，包括将对应多个状态的相互不同的多个启始电压设定至各存储单元并藉此记录多个起始电压值状态的非易失性存储阵列，与控制写入上述存储阵列的控制电路。其中上述的控制电路的特征是一边由既定的写入开始电压开始依序将写入电压增加既定的电压增加量，一边验证并将上述存储单元写入时，根据先前进行的写入中验证操作通过时的写入脉冲数，决定及设定上述写入开始电压进行写入。
在以上的实施例中，说明了NAND型快闪EEPROM，但本发明不仅限于此，也能够广泛地适用于可以将数据写入NOR型快闪EEPROM等浮动栅极的非易失性半导体存储装置。在以上的说明中，举出并说明了伴随着改写而使写入速度减慢的例子，但根据写入及抹除原理，也是有速度反而提升的情况，NAND型快闪EEPROM即是其中之一。在这个速度会提升的情况下，期望上述情况发生而不将写入开始电压Vstart先降低的话，Vth分布宽度会变得比设定的大，最后产生读出失败。将写入开始电压Vstart设定较低会使写入电压的时间变长，因此本发明的也适用于缩短该时间。改写比较少的时候，实际上可以由稍微高一点的写入开始电压Vstart开始写入，对于此，本发明从已写有1个电平的成果中自动将其检出，下一个电平由补正过后稍微高的写入开始电压Vstart开始写入。
在以上的实施例中，说明了假定图4的启始电压分布，将具有最低电压的数据写入，但本发明不限于此，也能够适用于将多值的任一个数据写入的情况。
如以上所详述，根据本发明的非易失性半导体存储装置及其写入方法，一边由既定的写入开始电压开始依序将写入电压增加既定的电压增加量，一边验证并将上述存储单元写入时，根据先前进行的写入中验证操作通过时的写入脉冲数，决定及设定上述写入开始电压进行写入，因此进行用于根据验证操作数的写入操作的写入电压动态调整，藉此能够提升存储阵列的良率及提升存储阵列的寿命。通过该装置及其方法，关于表示有「更慢的」写入特性的单元，能够在必要的情况下，使写入电压动态地增大。因此能够减低验证操作的次数即将写入所需要的时间缩短。