半导体存储设备 【相关申请的交叉引用】
本申请要求享有于2008年10月14日提交给韩国知识产权局的韩国申请第10-2008-0100550号的优先权，通过引用将其全部内容合并在此。
【技术领域】
本发明总体上涉及半导体存储设备，更具体地说，涉及半导体存储设备的数据输入及输出。
背景技术
通常，在半导体存储设备中，输入及输出的数量取决于输入及输出模式而变化。输入及输出模式指示半导体存储设备一次能够输入并输出的数据的数量。X4、X8及X16指定输入及输出模式。X4是指半导体存储设备一次能够输入并输出四个数据，X8是指半导体存储设备一次能够输入并输出八个数据，X16是指半导体存储设备一次能够输入并输出十六个数据。X4及X8优选地用于服务器及台式计算机，X16优选地用于图形应用及笔记本计算机。
半导体存储设备的数据传输分成单端信号传输及差分信号传输。单端信号传输的用于数据传输的通道的数量少于差分信号传输的用于数据传输的通道的数量。即，用于单端信号传输的半导体存储设备由于能够使用较少数量的通道而能够实现高传输速率。
然而，在采用单端信号传输时，会出现产生大量噪声的缺点。并且，因为通道的带宽通常受到设计的限制，所以将数据传输速率增加到高于预定水平变得困难。
为了克服上述由单端信号传输所产生的问题而采用差分信号传输。差分信号传输本身具有由增加用于数据传输的通道的数量而引起的问题。例如，在差分信号传输的传输通道的数量为单端信号传输的传输通道的数量的两倍时，芯片所需的焊盘的数量会加倍。因此，焊盘的加倍使半导体存储设备的面积增大。这种由于增加焊盘而造成的芯片面积的增大不适应于半导体存储设备小型化的趋势。
【发明内容】
本发明涉及一种基于各个数据输入及输出模式而以可变的方式生成差分数据及单端数据的半导体存储设备。
在本发明的一个方面，半导体存储设备包括：第一数据选择部，其被构造成，接收第一数据及第二数据，并响应于地址信号而输出该第一数据及该第二数据中的一个作为第一选择数据；第二数据选择部，其被构造成，接收所述第二数据及所述第一选择数据，并取决于输入及输出模式而输出所述第二数据及所述第一选择数据中的一个作为第二选择数据；以及数据输出部，其被构造成，接收所述第一选择数据及所述第二选择数据，并输出第一输出数据及第二输出数据。
在本发明的另一方面，半导体存储设备包括：第一数据选择部，其被构造成，接收第一数据至第四数据，并响应于第一地址信号而输出该第一数据至该第四数据中的一个作为第一选择数据；第二数据选择部，其被构造成，接收所述第二数据至所述第四数据，并响应于第二地址信号而输出所述第二数据至所述第四数据中的一个作为第二选择数据；第三数据选择部，其被构造成，接收所述第三数据及所述第一选择数据，并取决于输入及输出模式而输出所述第三数据及所述第一选择数据中的一个作为第三选择数据；第四数据选择部，其被构造成，接收所述第四数据及所述第二选择数据，并取决于所述输入及输出模式而输出所述第四数据及所述第二选择数据中的一个作为第四选择数据；以及数据输出部，其被构造成，取决于所述输入及输出模式而被激活，并且被输入所述第一选择数据至所述第四选择数据，并生成第一输出数据至第四输出数据。
在本发明的另一方面，半导体存储设备包括：数据选择部，其被构造成，接收第一数据及第二数据，并响应于地址信号而输出该第一数据及该第二数据中的一个作为第一选择数据；第一数据输出部，其被构造成，接收所述第一选择数据，并取决于所述第一选择数据而生成第一传输数据及第一输出数据；以及第二数据输出部，其被构造成，接收所述第二数据及所述第一传输数据，并取决于输入及输出模式而将所述第二数据及所述第一传输数据中的一个生成为第二输出数据。
在本发明的另一方面，半导体存储设备包括：第一数据选择部，其被构造成，接收第一数据至第四数据，并响应于第一地址信号而输出该第一数据至该第四数据中的一个作为第一选择数据；第二数据选择部，其被构造成，接收所述第二数据至所述第四数据，并响应于第二地址信号而输出所述第二数据至所述第四数据中的一个作为第二选择数据；第一数据输出部，其被构造成，取决于输入及输出模式而被激活，并且被输入所述第一选择数据，并生成第一传输数据及第一输出数据；第二数据输出部，其被构造成，取决于所述输入及输出模式而被激活，并且被输入所述第二选择数据，并生成第二传输数据及第二输出数据；第三数据输出部，其被构造成，取决于所述输入及输出模式而被激活，并且被输入所述第三数据及所述第一传输数据，并取决于所述输入及输出模式而输出所述第三数据及所述第一传输数据中的一个作为第三输出数据；以及第四数据输出部，其被构造成，取决于所述输入及输出模式而被激活，并且被输入所述第四数据及所述第二传输数据，并取决于所述输入及输出模式而输出所述第四数据及所述第二传输数据中的一个作为第四输出数据。
【附图说明】
在阅读以下结合附图进行的详细描述之后，上述目的、特征及优点将变得更加清楚，在附图中：
图1是示出根据第一实施例的半导体存储设备的结构的示意图；
图2是示出根据第二实施例的半导体存储设备的结构的示意图；
图3是示出根据第三实施例的半导体存储设备的结构的示意图；
图4是示出根据第四实施例的半导体存储设备的结构的示意图；
图5是示出对其应用了第二实施例地示例性半导体存储设备的示意图；
图6是示出图5中所示的DQ块的结构的示意图；
图7是例示对其应用了第四实施例的示例性半导体存储设备的示意图；
图8是示出图7中所示的DQ块的结构的示意图。
【具体实施方式】
图1是示出根据第一实施例的半导体存储设备的结构的示意图。根据第一实施例的半导体存储设备1可以包含第一数据选择部11、第二数据选择部12及数据输出部13。第一数据选择部11可以被输入第一数据“d1”及第二数据“d2”，并响应于地址信号“add”而输出第一选择数据“ds1”。第二数据选择部12可以被输入第二数据“d2”及第一选择数据“ds1”。第二数据选择部12可以响应于输入及输出模式信号“IO_mode”而输出第二选择数据“ds2”。
半导体存储设备的输入及输出模式指示半导体存储设备一次能够输入并输出的数据的数量。通常，使用下列输入及输出模式：X4模式、X8模式及X16模式。X4模式一次能够输入并输出四个数据，X8模式一次能够输入并输出八个数据，X16模式一次能够输入并输出十六个数据。
第二数据选择部12可以取决于输入及输出模式、响应于所输入的输入及输出模式信号“IO_mode”而输出第二数据“d2”作为第二选择数据“ds2”、或者输出通过将第一选择数据“ds1”反相而获得的数据作为第二选择数据“ds2”。例如，在输入及输出模式为第一输入及输出模式时，第二数据选择部12可以输出通过将第一选择数据“ds1”反相而获得的数据作为第二选择数据“ds2”。在输入及输出模式为第二输入及输出模式时，第二数据选择部12可以输出第二数据“d2”作为第二选择数据“ds2”。在本实施例中，第一输入及输出模式可以与X4模式相对应，第二输入及输出模式可以与X8模式相对应。另外，本实施例并不限于此，第二输入及输出模式与以下输入及输出模式相对应：与第一输入及输出模式相比，该输入及输出模式一次能够输入并输出两倍的数据。可以输入取决于输入及输出模式而具有不同的逻辑电平的输入及输出模式信号“IO_mode”。例如，在第一输入及输出模式中，可以输入具有低电平的信号作为输入及输出模式信号“IO_mode”，而在第二输入及输出模式中，可以输入具有高电平的信号作为输入及输出模式信号“IO_mode”。
第一数据选择部11及第二数据选择部12可以包含多路器(mux)，即，分别地使用地址信号“add”及输入及输出模式信号“IO_mode”作为控制信号的多路器。
数据输出部13可以被构造成，被输入第一选择数据“ds1”及第二选择数据“ds2”，并生成第一输出数据“do1”及第二输出数据“do2”。数据输出部13可以包含第一数据输出部13a及第二数据输出部13b。
第一数据输出部13a可以响应于对其输入的第一选择数据“ds1”而生成第一输出数据“do1”，第二数据输出部13b可以响应于对其输入的第二选择数据“ds2”而生成第二输出数据“do2”。第一数据输出部13a及第二数据输出部13b可以分别地被输入并行地施加的第一选择数据“ds1”及第二选择数据“ds2”，并可以生成要被串行地输出的第一输出数据“do1”及第二输出数据“do2”。第一数据输出部13a及第二数据输出部13b可以根据常规技术来实现。
下面将说明根据第一实施例的半导体存储设备1的操作。第一数据选择部11通过存储磁心而被输入第一数据“d1”及第二数据“d2”。第一数据选择部11响应于对其输入的地址信号“add”而输出第一数据“d1”及第二数据“d2”中的一个作为第一选择数据“ds1”。可以输入地址信号“add”，以使得第一数据选择部11可以在第一输入及输出模式中输出第一数据“d1”及第二数据“d2”中的一个作为第一选择数据“ds1”、或在第二输入及输出模式中输出第一数据“d1”作为第一选择数据“ds1”。第一数据输出部13a被输入第一选择数据“ds1”，并生成第一输出数据“do1”。
第二数据选择部12被输入第二数据“d2”及第一选择数据“ds1”。第二数据选择部12在第一输入及输出模式中响应于输入及输出模式信号“IO_mode”而输出通过将第一选择数据“ds1”反相而获得的数据作为第二选择数据“ds2”，或在第二输入及输出模式中响应于输入及输出模式信号“IO_mode”而输出第二数据“d2”作为第二选择数据“ds2”。第二选择数据“ds2”被输入给第二数据输出部13b。第二数据输出部13b被输入第二选择数据“ds2”，并生成第二输出数据“do2”。
因此，在第一实施例中，当半导体存储设备1在第一输入及输出模式中操作时，由第一数据输出部13a所输出的第一输出数据“do1”以及由第二数据输出部13b所输出的第二输出数据“do2”具有相反的相位。例如，如果第一输出数据“do1”具有高电平，则第二输出数据“do2”具有低电平。当半导体存储设备1在第二输入及输出模式中操作时，第一输出数据“do1”及第二输出数据“do2”分别地取决于第一数据“d1”及第二数据“d2”而变化。
即，根据第一实施例的半导体存储设备1能够取决于输入及输出模式而输出差分数据或单端数据。
图2是示出根据第二实施例的半导体存储设备的结构的示意图。根据第二实施例的半导体存储设备2可以包含第一数据选择部21至第四数据选择部24以及数据输出部25。第一数据选择部21可以被输入第一数据“d1”至第四数据“d4”，并响应于第一地址信号“add1”而输出第一选择数据“ds1”。第二数据选择部22可以被输入第二数据“d2”至第四数据“d4”，并响应于第二地址信号“add2”而输出第二选择数据“ds2”。
第三数据选择部23可以被输入第三数据“d3”及第一选择数据“ds1”，并取决于输入及输出模式而输出第三数据“d3”及第一选择数据“ds1”中的一个作为第三选择数据“ds3”。例如，第三数据选择部23在第一输入及输出模式中可以被输入输入及输出模式信号“IO_mode”并输出通过将第一选择数据“ds1”反相而获得的数据作为第三选择数据“ds3”，在第二输入及输出模式中可以被输入输入及输出模式信号“IO_mode”并输出通过将第一选择数据“ds1”反相而获得的数据作为第三选择数据“ds3”，在第三输入及输出模式中可以被输入输入及输出模式信号“IO_mode”并输出第三数据“d3”作为第三选择数据“ds3”。本实施例并不限于第一输入及输出模式至第三输入及输出模式分别为X4模式、X8模式及X16模式。本实施例可以具有以下输入及输出模式信号“IO_mode”：其中，可以提供具有针对各个输入及输出模式的不同的逻辑电平的信号的组合。
第四数据选择部24可以被输入第四数据“d4”及第二选择数据“ds2”，并取决于输入及输出模式信号“IO_mode”而输出第四数据“d4”及通过将第二选择数据“ds2”反相而获得的数据中的一个作为第四选择数据“ds4”。例如，第四数据选择部24在第二输入及输出模式中可以被输入输入及输出模式信号“IO_mode”并输出通过将第二选择数据“ds2”反相而获得的数据作为第四选择数据“ds4”，在第三输入及输出模式中可以被输入输入及输出模式信号“IO_mode”并输出第四数据“d4”作为第四选择数据“ds4”。
第一数据选择部21及第二数据选择部22可以包含分别地使用第一地址信号“add1”及第二地址信号“add2”作为控制信号的多路器，第三数据选择部23及第四数据选择部24可以包含分别地使用输入及输出模式信号“IO_mode”作为控制信号的多路器。
可以响应于输入及输出模式信号“IO_mode”来确定是否要激活数据输出部25。数据输出部25可以被输入第一选择数据“ds1”至第四选择数据“ds4”，并生成第一输出数据“do1”至第四输出数据“do4”。数据输出部25可以包含第一数据输出部25a至第四数据输出部25d。
可以响应于输入及输出模式信号“IO_mode”来确定要激活第一数据输出部25a至第四数据输出部25d。例如，在第一输入及输出模式中，可以通过接收到输入及输出模式信号“IO_mode”来激活第一数据输出部25a及第三数据输出部25c，在第二输入及输出模式以及第三输入及输出模式中，可以通过接收到输入及输出模式信号“IO_mode”来激活所有的第一数据输出部25a至第四数据输出部25d。第一数据输出部25a至第四数据输出部25d可以响应于输入及输出模式信号“IO_mode”而被激活，并通过接收到第一选择数据“ds1”至第四选择数据“ds4”来生成第一输出数据“do1”至第四输出数据“do4”。
第一数据输出部25a至第四数据输出部25d可以被输入并行地施加的第一选择数据“ds1”至第四选择数据“ds4”，并可以生成要被串行地输出的第一输出数据“do1”至第四输出数据“do4”。第一数据输出部25a至第四数据输出部25d可以根据常规技术来实现。
下面将说明根据第二实施例的半导体存储设备2的操作。首先，当半导体存储设备2在第一输入及输出模式中操作时，第一数据选择部21可以响应于第一地址信号“add1”而输出第一数据“d1”至第四数据“d4”中的一个作为第一选择数据“ds1”。从第一数据选择部21输出的第一选择数据“ds1”被输入给第一数据输出部25a及第三数据选择部23。第一数据输出部25a取决于第一选择数据“ds1”的电平而生成第一输出数据“do1”，第三数据选择部23被输入输入及输出模式信号“IO_mode”并输出通过将对其输入的第一选择数据“ds1”反相而获得的数据作为第三选择数据“ds3”。第三数据输出部25c响应于输入及输出模式信号“IO_mode”而被激活，并取决于第三选择数据“ds3”的电平而生成第三输出数据“do3”。因此，当半导体存储设备2在第一输入及输出模式中操作时，生成第一输出数据“do1”及第三输出数据“do3”。第一输出数据“do1”与第三输出数据“do3”构成具有相反的相位的一对差分数据。
如果半导体存储设备2在第二输入及输出模式中操作，则输入第一地址信号“add1”以使得第一数据选择部21可以输出第一数据“d1”至第四数据“d4”中的一个作为第一选择数据“ds1”，输入第二地址信号“add2”以使得第二数据选择部22可以输出由第一数据选择部21所选择的数据的下一数据作为第二选择数据“ds2”。例如，如果第一数据选择部21响应于第一地址信号“add1”而输出第一数据“d1”作为第一选择数据“ds1”，则第二数据选择部22可以响应于第二地址信号“add2”而输出第二数据“d2”作为第二选择数据“ds2”。
从第一数据选择部21输出的第一选择数据“ds1”被输入给第一数据输出部25a及第三数据选择部23，从第二数据选择部22输出的第二选择数据“ds2”被输入给第二数据输出部25b及第四数据选择部24。被输入第三数据“d3”及第一选择数据“ds1”的第三数据选反部23响应于输入及输出模式信号“IO_mode”而输出通过将第一选择数据“ds1”反相而获得的数据作为第三选择数据“ds3”，被输入第四数据“d4”及第二选择数据“ds2”的第四数据选择部24响应于输入及输出模式信号“IO_mode”而输出通过将第二选择数据“ds2”反相而获得的数据作为第四选择数据“ds4”。被输入输入及输出模式信号“IO_mode”的所有的第一数据输出部25a至第四数据输出部25d被激活，并分别地取决于第一选择数据“ds1”至第四选择数据“ds4”而生成第一输出数据“do1”至第四输出数据“do4”。因此，第一输出数据“do1”与第三输出数据“do3”构成具有相反的相位的一对差分数据，第二输出数据“do2”与第四输出数据“do4”构成具有相反的相位的另一对差分数据。即，在第二输入及输出模式中，根据第二实施例的半导体存储设备2生成两对差分数据。
最后，当半导体存储设备2在第三输入及输出模式中操作时，输入第一地址信号“add1”以使得第一数据选择部21可以输出第一数据“d1”作为第一选择数据“ds1”，输入第二地址信号“add2”以使得第二数据选择部22可以输出第二数据“d2”作为第二选择数据“ds2”。第一数据选择部21至第四数据选择部24分别地输出第一数据“d1”至第四数据“d4”作为第一选择数据“ds1”至第四选择数据“ds4”。所有的第一数据输出部25a至第四数据输出部25d被激活，并分别地取决于第一数据“d1”至第四数据“d4”的电平而生成第一输出数据“do1”至第四输出数据“do4”。如此，生成四个单端数据。
应当理解，根据第二实施例的半导体存储设备2能够在第一输入及输出模式中生成一对差分数据，在第二输入及输出模式中生成两对差分数据，在第三输入及输出模式中生成四个单端数据。
图3是示出根据第三实施例的半导体存储设备的结构的示意图。根据第三实施例的半导体存储设备3可以包含数据选择部31、第一数据输出部32及第二数据输出部33。数据选择部31可以被输入第一数据“d1”及第二数据“d2”，并响应于地址信号“add”而输出第一选择数据“ds1”。
第一数据输出部32可以被输入第一选择数据“ds1”，并生成第一传输数据“dt1”及第一输出数据“do1”。第一数据输出部32将第一传输数据“dt1”施加给第二数据输出部33。第一数据输出部32可以被输入并行地施加的第一选择数据“ds1”，并可以生成要被串行地输出的第一传输数据“dt1”及第一输出数据“do1”。
第二数据输出部33可以被输入第二数据“d2”及第一传输数据“dt1”，并响应于输入及输出模式信号“IO_mode”而生成第二输出数据“do2”。第二数据输出部33在第一输入及输出模式中可以被输入输入及输出模式信号“IO_mode”并根据通过将第一传输数据“dt1”反相而获得的数据来生成第二输出数据“do2”，在第二输入及输出模式中可以被输入输入及输出模式信号“IO_mode”并根据第二数据“d2”来生成第二输出数据“do2”。第二数据输出部33可以被输入并行地施加的第二数据“d2”以及串行地施加的第一传输数据“dt1”，并可以生成要被串行地输出的第二输出数据“do2”。第一数据输出部32可以根据常规技术来构造，第二数据输出部33例如可以通过向常规技术中添加多路器来构造，该多路器用于响应于作为控制信号的输入及输出模式信号“IO_mode”而输出第二数据“d2”及通过将第一传输数据“dt1”反相而获得的数据中的一个。
下面将说明根据第三实施例的半导体存储设备3的操作。在第一输入及输出模式中，数据选择部31响应于地址信号“add”而输出第一数据“d1”及第二数据“d2”中的一个作为第一选择数据“ds1”。第一选择数据“ds1”被输入给第一数据输出部32。第一数据输出部32根据第一选择数据“ds1”来生成第一传输数据“dt1”及第一输出数据“do1”，并将第一传输数据“dt1”施加给第二数据输出部33。当半导体存储设备3在第一输入及输出模式中操作并且输入输入及输出模式信号“IO_mode”时，被输入第二数据“d2”及第一传输数据“dt1”的第二数据输出部33根据通过将第一传输数据“dt1”反相而获得的数据来生成第二输出数据“do2”。因此，由第一数据输出部32及第二数据输出部33所生成的第一输出数据“do1”与第二输出数据“do2”构成具有相反的相位的一对差分数据。
当半导体存储设备3在第二输入及输出模式中操作并且输入输入及输出模式信号“IO_mode”时，第二数据输出部33根据第二数据“d2”来生成第二输出数据“do2”。因此，生成两个单端数据。即，根据第三实施例的半导体存储设备3能够在第一输入及输出模式中生成一对差分数据，在第二输入及输出模式中生成两个单端数据。
图4是示出根据第四实施例的半导体存储设备的结构的示意图。根据第四实施例的半导体存储设备可以包含第一数据选择部41、第二数据选择部42及第一数据输出部43至第四数据输出部46。第一数据选择部41可以被输入第一数据“d1”至第四数据“d4”，并响应于第一地址信号“add1”而输出第一数据“d1”至第四数据“d4”中的一个作为第一选择数据“ds1”。第二数据选择部42可以被输入第二数据“d2”至第四数据“d4”，并响应于第二地址信号“add2”而输出第二数据“d2”至第四数据“d4”中的一个作为第二选择数据“ds2”。
第一数据输出部43可以取决于输入及输出模式而被激活，被输入第一选择数据“ds1”，并生成第一传输数据“dt1”及第一输出数据“do1”。第一数据输出部43可以将第一传输数据“dt1”施加给第三数据输出部45。第一数据输出部43可以被输入并行地施加的第一选择数据“ds1”，并生成要被串行地输出的第一传输数据“dt1”及第一输出数据“do1”。
第二数据输出部44也可以取决于输入及输出模式而被激活，被输入第二选择数据“ds2”，并生成第二传输数据“dt2”及第二输出数据“do2”。第二数据输出部44可以将第二传输数据“dt2”施加给第四数据输出部46。第二数据输出部44可以被输入并行地施加的第二选择数据“ds2”，并生成要被串行地输出的第二传输数据“dt2”及第二输出数据“do2”。
第三数据输出部45及第四数据输出部46可以取决于输入及输出模式、响应于所输入的输入及输出模式信号“IO_mode”而被激活。第三数据输出部45可以被输入第一传输数据“dt1”及第三数据“d3”，并响应于输入及输出模式信号“IO_mode”、根据通过将第一传输数据“dt1”反相而获得的数据及第三数据“d3”中的一个来生成第三输出数据“do3”。例如，在第一输入及输出模式以及第二输入及输出模式中，第三数据输出部45可以根据通过将第一传输数据“dt1”反相而获得的数据来生成第三输出数据“do3”。并且，在第三输入及输出模式中，第三数据输出部45可以根据第三数据“d3”来生成第三输出数据“do3”。第三数据输出部45可以被输入并行地施加的第三数据“d3”以及串行地施加的第一传输数据“dt1”，并可以生成要被串行地输出的第三输出数据“do3”。
第四数据输出部46可以被输入第二传输数据“dt2”及第四数据“d4”，并响应于输入及输出模式信号“IO_mode”、根据通过将第二传输数据“dt2”反相而获得的数据及第四数据“d4”中的一个来生成第四输出数据“do4”。例如，在第二输入及输出模式中，第四数据输出部46可以根据通过将第二传输数据“dt2”反相而获得的数据来生成第四输出数据“do4”。并且，在第三输入及输出模式中，第四数据输出部46可以根据第四数据“d4”来生成第四输出数据“do4”。第四数据输出部46可以被输入并行地施加的第四数据“d4”以及串行地施加的第二传输数据“dt2”，并可以生成要被串行地输出的第四输出数据“do4”。
下面将说明根据第四实施例的半导体存储设备4的操作。当半导体存储设备4在第一输入及输出模式中操作时，第一数据选择部41响应于第一地址信号“add1”而输出第一数据“d1”至第四数据“d4”中的一个作为第一选择数据“ds1”，第二数据选择部42响应于第二地址信号“add2”而输出第二数据“d2”至第四数据“d4”中的、由第一数据选择部41所选择的数据的下一数据作为第二选择数据“ds2”。例如，在第一数据选择部41响应于第一地址信号“add1”而输出第一数据“d1”作为第一选择数据“ds1”的情况下，第二数据选择部42可以响应于第二地址信号“add2”而输出第二数据“d2”作为第二选择数据“ds2”。在第一输入及输出模式中，如果输入了输入及输出模式信号“IO_mode”，则第一数据输出部43及第三数据输出部45被激活，而第二数据输出部44及第四数据输出部46不被激活。第一数据输出部43被输入第一选择数据“ds1”，并生成第一传输数据“dt1”及第一输出数据“do1”。第三数据输出部45被输入从第一数据输出部43施加的第一传输数据“dt1”及第三数据“d3”，并根据通过将第一传输数据“dt1”反相而获得的数据来生成第三输出数据“do3”。因此，在第一输入及输出模式中，根据第四实施例的半导体存储设备4能够生成具有相反的相位的一对差分数据。
当半导体存储设备4在第二输入及输出模式中操作时，第一数据选择部41及第二数据选择部42响应于第一地址信号“add1”及第二地址信号“add2”而输出第一数据“d1”及第二数据“d2”作为第一选择数据“ds1”及第二选择数据“ds2”。在第二输入及输出模式中，通过接收到输入及输出模式信号“IO_mode”，所有的第一数据输出部至第四数据输出部(43、44、45及46)被激活。第一数据输出部43根据第一选择数据“ds1”来生成第一输出数据“do1”，并将根据第一选择数据“ds1”而生成的第一传输数据“dt1”施加给第三数据输出部45。第二数据输出部44根据第二选择数据“ds2”来生成第二输出数据“do2”，并将根据第二选择数据“ds2”而生成的第二传输数据“dt2”施加给第四数据输出部46。第三数据输出部45被输入第三数据“d3”及第一传输数据“dt1”，并根据通过将第一传输数据“dt1”反相而获得的数据来生成第三输出数据“do3”。第四数据输出部46被输入第四数据“d4”及第二传输数据“dt2”，并根据通过将第二传输数据“dt2”反相而获得的数据来生成第四输出数据“do4”。因此，在第二输入及输出模式中，生成两对差分数据。即，第一输出数据“do1”与第三输出数据“do3”构成具有相反的相位的一对差分数据，第二输出数据“do2”与第四输出数据“do4”构成具有相反的相位的另一对差分数据。
当半导体存储设备在第三输入及输出模式中操作时，通过接收到输入及输出模式信号“IO_mode”，所有的第一数据输出部43至第四数据输出部46被激活。第一数据输出部43及第二数据输出部44被输入第一选择数据“ds1”及第二选择数据“ds2”，并生成第一输出数据“do1”及第二输出数据“do2”。第三数据输出部45根据第三数据“d3”来生成第三输出数据“do3”。第四数据输出部46根据第四数据“d4”来生成第四输出数据“do4”。因此，生成四个单端数据。
因此，根据本实施例的半导体存储设备能够取决于其输入及输出模式而被输入输入及输出模式信号“IO_mode”，并生成差分数据或单端数据。
图5是示出对其应用了第二实施例的示例性半导体存储设备的示意图。
参照图5，第一多路器MUX1至第四多路器MUX4与图2中的第一数据选择部21相对应，第五多路器MUX5至第八多路器MUX8与图2中的第二数据选择部22相对应，第九多路器MUX9至第十二多路器MUX12与图2中的第三数据选择部23相对应，第十三多路器MUX13至第十六多路器MUX16与图2中的第四数据选择部24相对应。并且，DQ X4块与图2中的第一数据输出部25相对应，DQ X8块与图2中的第二数据输出部26相对应，DQ X16A块及DQ X16B块分别地与图2中的第三数据输出部27及第四数据输出部28相对应。图2中的第一数据“d1”与图5中的第一数据“d1”至第四数据“d4”相对应。由于X4指示一次能够输入并输出四个数据的模式，因此图5中例示了第一数据“d1”至第四数据“d4”。数据“d1”至数据“d16”中的每一个数据由8位组成。半导体存储设备进行预取操作以便增加操作速度，通常使用4位预取及8位预取。本实施例并不限于使用8位预取的半导体存储设备。图2中的第二数据“d2”与第五数据“d5”至第八数据“d8”相对应，图2中的第三数据“d3”及第四数据“d4”与第九数据“d9”至第十二数据“d12”及第十三数据“d13”至第十六数据“d16”相对应。
图6是示出图5中所示的DQ块DQ X4、DQ X8、DQ X16A及DQX16B的结构的示意图。图5中所示的DQ块DQ X4、DQ X8、DQ X16A及DQ X16B具有相同的结构，因此图6中仅示出一个DQ块。
在图6中，DQ块可以由管锁存器单元101、Mux单元102及输出驱动器103组成。管锁存器单元101可以被构造成存储并行地输入的8位选择数据“ds<0:7>”，并依次输出8位选择数据“ds<0:7>”。管锁存器单元101响应于输入及输出模式信号“IO_mode”而被激活，并通过将并行地输入的选择数据“ds<0:7>”分成上升数据“rdo”及下降数据“fdo”来输出选择数据“ds<0:7>”。例如，偶数编号的选择数据“ds<0>”、“ds<2>”、“ds<4>”及“ds<6>”可以构成上升数据“rdo”，奇数编号的选择数据“ds<1>”、“ds<3>”、“ds<5>”及“ds<7>”可以构成下降数据“fdo”。Mux单元102可以响应于DLL时钟信号“dll_clk”及驱动器关闭信号“doff”而输出上升数据“rdo”及下降数据“fdo”中的一个作为选择数据“ds<n>”。DLL时钟信号“dll_clk”是由半导体存储设备中的延时锁定回路(DLL)电路所生成的时钟信号，并与输入给半导体存储设备的外部时钟信号相同步。驱动器关闭信号“doff”是可以在半导体存储设备处于待机状态时被启用并且不能激活Mux单元102的信号，其中，Mux单元102不输出数据。
输出驱动器103可以被输入Mux单元102的输出“ds<n>”并生成输出数据“do”。输出数据“do”被传输给对半导体存储设备设置的数据垫。具有上述结构的DQ块可以根据常规技术来实现。
下面将参照图5及图6来说明图5中所示的半导体存储设备的操作。在第一输入及输出模式中，响应于输入及输出模式信号“IO_mode”，DQX4块及DQ X16A块被激活，而DQ X8块及DQ X16B块不被激活。给出针对实施例方面的以下解释，其中，响应于第一地址信号“add1”，第一多路器MUX1输出第一数据“d1”作为第一选择数据“ds1”，第二多路器MUX2至第四多路器MUX4分别地输出第二数据“d2”至第四数据“d4”作为第二选择数据“ds2”至第四选择数据“ds4”。响应于输入及输出模式信号“IO_mode”，第九多路器MUX9至第十二多路器MUX12被输入第九数据“d9”至第十二数据“d12”以及第一选择数据“ds1”至第四选择数据“ds4”，并且输出通过将第一选择数据“ds1”至第四选择数据“ds4”反相而获得的数据作为第九选择数据“ds9”至第十二选择数据“ds12”。
DQ X4块分别地被输入第一选择数据“ds1”至第四选择数据“ds4”，并根据第一选择数据“ds1”至第四选择数据“ds4”来生成第一输出数据“do1”至第四输出数据“do4”，DQ X16A块分别地被输入通过将第一选择数据“ds1”至第四选择数据“ds4”反相而获得的数据，并生成第九输出数据“do9”至第十二输出数据“do12”。因此，生成四对差分数据。即，第一输出数据“do1”与第九输出数据“do9”、第二输出数据“do2”与第十输出数据“do10”、第三输出数据“do3”与第十一输出数据“do11”、第四输出数据“do4”与第十二输出数据“do12”分别地构成四对差分数据。
在第二输入及输出模式中，所有的DQ块响应于输入及输出模式信号“IO_mode”而被激活。给出针对实施例方面的以下解释，其中，第一多路器MUX1至第四多路器MUX4分别地响应于第一地址信号“add1”而输出第一数据“d1”至第四数据“d4”作为第一选择数据“ds1”至第四选择数据“ds4”，第五多路器MUX5至第八多路器MUX8分别地响应于第二地址信号“add2”而输出第五数据“d5”至第八数据“d8”作为第五选择数据“ds5”至第八选择数据“ds8”。响应于输入及输出模式信号“IO_mode”，第九多路器MUX9至第十二多路器MUX12分别地被输入从第一多路器MUX1至第四多路器MUX4施加的第一选择数据“ds1”至第四选择数据“ds4”，并分别地输出通过将第一选择数据“ds1”至第四选择数据“ds4”反相而获得的数据作为第九选择数据“ds9”至第十二选择数据“ds12”。响应于输入及输出模式信号“IO_mode”，第十三多路器MUX13至第十六多路器MUX16分别地被输入从第五多路器MUX5至第八多路器MUX8施加的第五选择数据“ds5”至第八选择数据“ds8”，并分别地输出通过将第五选择数据“ds5”至第八选择数据“ds8”反相而获得的数据作为第十三选择数据“ds13”至第十六选择数据“ds16”。
DQ X4块分别地被输入第一选择数据“ds1”至第四选择数据“ds4”，并分别地根据与DLL时钟信号“dll_clk”相同步的第一选择数据“ds1<n>”至第四选择数据“ds4<n>”的逻辑电平来生成第一输出数据“do1”至第四输出数据“do4”。DQ X8块分别地被输入第五选择数据“ds5”至第八选择数据“ds8”，并分别地根据与DLL时钟信号“dll_clk”相同步的第五选择数据“ds5<n>”至第八选择数据“ds8<n>”的逻辑电平来生成第五输出数据“do5”至第八输出数据“do8”。
DQ X16A块分别地被输入第九选择数据“ds9”至第十二选择数据“ds12”，并分别地根据与DLL时钟信号“dll_clk”相同步的第九选择数据“ds9<n>”至第十二选择数据“ds12<n>”的逻辑电平来生成第九输出数据“do9”至第十二输出数据“do12”。DQ X16B块分别地被输入第十三选择数据“ds13”至第十六选择数据“ds16”，并分别地根据与DLL时钟信号“dll_clk”相同步的第十三选择数据“ds13<n>”至第十六选择数据“ds16<n>”的逻辑电平来生成第十三输出数据“do13”至第十六输出数据“do16”。
因此，第一输出数据“do1”至第四输出数据“do4”与第九输出数据“do9”至第十二输出数据“do12”构成四对差分数据，第五输出数据“do5”至第八输出数据“do8”与第十三输出数据“do13”至第十六输出数据“do16”构成四对差分数据。因此，能够生成八对差分数据。
在第三输入及输出模式中，所有的DQ块响应于输入及输出模式信号“IO_mode”而被激活。第一多路器MUX1至第十六多路器MUX16被输入第一数据“d1”至第十六数据“d16”，并输出第一选择数据“ds1”至第十六选择数据“ds16”。DQ X4块、DQ X8块、DQ X16A块及DQ X16B块分别地被输入第一选择数据“ds1”至第十六选择数据“ds16”并输出第一输出数据“do1”至第十六输出数据“do16”。因此，能够生成十六个单端数据。
图7是示出对其应用了第四实施例的示例性半导体存储设备的示意图，图8是示出图7中所示的DQ块的结构的示意图。
在与图5中所示的半导体存储设备相比较时，图7中所示的半导体存储设备未设置第九多路器MUX9至第十六多路器MUX16，并且具有以不同的方式构造的DQ块。每一个DQ块可以通过向常规DQ块中添加多路器来构造。
在图8中，图8中的DQ块包含附加的选择Mux单元201，在图6中的DQ块中未设置该选择Mux单元201。选择Mux单元201被构造成输出选择数据“ds<0:7>”中的、与DLL时钟信号“dll_clk”相同步的数据，其中，取决于输入及输出模式、响应于所输入的输入及输出模式信号“IO_mode”而输出Mux单元102的输出及通过将从与该DQ块相匹配的另一DQ块输入的传输数据“dt<n>in”反相而获得的数据中的一个。通过输出驱动器103来将由选择Mux单元201所输出的数据“dt<n>”生成为输出数据“do”，并将其施加给与该DQ块相匹配的另一DQ块。
虽然出于说明的目的而描述了示例性实施例，但是本领域技术人员应当理解，在不背离所附权利要求书中所公开的范围及精神的情况下，多种修改、添加及替代是可能的。