具有延迟自动预充电功能的半导体存储器件及其相关方法 本申请根据35 U.S.C§119的规定，要求于2002年12月20日提交的韩国专利申请No.2002-81787的优先权，其内容以引用方式全部包含在本文的内容中。
【技术领域】
本发明涉及半导体存储器件，更具体地说，涉及具有自动预充电能力的半导体存储器件。
背景技术
半导体存储器件，如动态随机存取存储器(DRAM)，通常将位线充电到预定电压(例如Vcc/2)，以便从/向存储单元读或写信息或者关闭已激活的存储单元(memory cell)的存储体(bank)。在这些器件中，在打开已激活存储体的新行之前，应该通过预充电功能或自动预充电指令来对已激活的存储体进行预充电。例如，双倍数据速率的同步动态随机存取存储器(DDR SDRAM)的读写指令，通常根据列地址选通脉冲(/CAS)信号的定时，通过接收特定地址信号(如列地址A10)在一个脉冲读周期或写周期内自动对存储单元的已激活的存储体进行预充电。当输入读或写指令时，如果列地址A10被设置为高电平，则开始自动预充电操作。除了预充电操作在读脉冲包(burst packet)结束之前开始于列地址选通脉冲(/CAS)信号的时钟周期的脉冲前沿之外，以与普通读指令相同的模式执行指定到自动预充电操作的读指令。自动预充电操作也能由写指令激活。直到脉冲写序列内包含的所有数据被存储在存储阵列(memoryarray)时，自动预充电操作才开始。通过阻止预充电操作干扰脉冲操作，对启动自动预充电操作的上述控制会增强器件地不对称性能。
图1A是一个时序图，该图示出不具有自动预充电能力的DDR DRAM器件的常规读操作。为了便于说明该器件是如何工作的，假定DDR DRAM以10个时钟周期(10*tCK)的行周期时间tRC、3个时钟周期(3*tCK)的/RAS-to-CAS延迟时间tRCD和2个时钟周期(2*tCK)的CAS等待时间(CL)进行操作。另外，还假定DDR DRAM的存储单元阵列被分成4个存储体。在图1A中，A0-A3代表第一到第四激活行指令(active row command)，R0-R3代表第一到第四读指令，P0-P3代表给该器件的4个相应存储体的第一到第四预充电指令。
参考图1A，在时钟周期T0时输入第一激活行指令A0。经过tRCD后在时钟周期T3时输入读指令R0。在时钟周期T2时输入第二激活行指令A1，接着经过tRCD后在时钟周期T5时输入与第二激活行指令A1相对应的第二读指令R1。在时钟周期T4时输入第三激活行指令A2，接着经过tRCD后在时钟周期T7时输入相应的第三读指令R2。在时钟周期T6时输入第四激活行指令A3，接着经过tRCD后在时钟周期T9时输入相应的第四激活读指令R3。
再如图1A所示，从输入第一读指令R0的时钟周期(即时钟周期T3)开始经过两个时钟周期(对应于CL＝2)之后，在时钟周期T5时将第一数据位Q0输出到数据输入/输出(I/O)信号线DQ。从输入第二读指令R1的时钟周期开始经过两个时钟周期(对应于CL＝2)之后，在时钟周期T7时输出第二数据位Q1。同样，从输入第三读指令R2的时钟周期T7开始经过两个时钟周期(对应CL＝2)之后，在时钟周期T9时输出第三数据位Q2，并且从输入第四读指令R3的时钟周期T9开始经过两个时钟周期(对应CL＝2)之后，在时钟周期T11时输出第四数据位Q3。
在行周期时间tRC结束后，在时钟周期T10时再次输入第一激活行指令A0。如果时钟周期T0时的第一激活行指令A0的列地址与时钟周期T10时的第一激活行指令的列地址不同，就会在时钟周期T10时接收到第一激活行指令A0之前施加第一预充电指令P0。在图1A中，在时钟周期T8时输入第一预充电指令P0。同样，如果在时钟周期T2时输入的第二激活行指令A1的列地址与在时钟周期T14时输入的第二激活行指令A1的列地址不同，就在接收到第二行指令A1之前于时钟周期T11时输入第二预充电指令P1。
如上所述，不具有自动预充电能力的DDR DRAM的常规读操作，使用激活行读预充电指令。正如图1A所示，这会导致时钟周期T13-T14和T17-T18期间的空周期，在这期间不会通过存储系统的总线传送数据。这些空周期通常会降低器件的传输效率。
已经采用自动预充电指令解决了这个效率问题。具体地说，包含自动预充电功能或能力的读指令(以下称为自动预充电读指令或“RA”)或者包含自动预充电能力的写指令(WA)，可以用来在读写操作完成之后执行预充电操作，而不需要单独的预充电指令。图1B是时序图，该图示出了具有这种自动预充电能力的常规DDR DRAM的读操作。
正如图1B所示，在时钟周期T0时输入第一激活行指令A0，然后经过tRCD后在时钟周期T3时输入第一自动预充电读指令RA0。在时钟周期T2时输入第二激活行指令A1，然后经过tRCD后在时钟周期T5时输入第二自动预充电读指令RA1。在时钟周期T4时输入第三激活行指令A2，然后经过tRCD后在时钟周期T7时输入第三自动预充电读指令RA2。在时钟周期T6时输入第四激活行指令A3，然后经过tRCD后在时钟周期T9时输入第四自动预充电读指令RA3。从输入第一自动预充电读指令RA0的时钟周期T3开始经过两个时钟周期(对应于CL＝2)之后，在时钟周期T5时将第一数据位Q0输出到数据I/O信号线DQ。同样，在输入第二自动预充电读指令RA1的时钟周期T5之后经过两个时钟周期，在时钟周期T7时输出第二数据位Q1。在输入第三自动预充电读指令RA2的时钟周期T7之后经过两个时钟周期，在时钟周期T9时输出第三数据位Q2。在输入第四自动预充电读指令RA3的时钟周期T9之后经过两个时钟周期，在时钟周期T11时输出第四数据位Q3。
在时钟周期T3时，由第一自动预充电读指令RA0对相应的存储体进行预充电。这允许无需在时钟周期T10输入第一激活行指令A0之前输入额外的预充电指令的情况下操作半导体存储器件。对比图1A和图1B可以清楚地看出，这种方式可以提高数据总线的效率。然而，由于在读写操作完成之后自动关闭打开的行(即由激活行指令读取的所有单元)，在使用自动预充电读或写指令时，依然存在低效率情形。于是，为了能够在若干时钟周期之后存取相同的行，应该再次激活该激活行指令。由于行一般不可用于进行页面模式(page mode)操作，所述页面模式操作不需要另外的激活行指令来存取前一个被读取的行，因此会延长存储器中的等待时间，降低存储器件的性能效率。
对典型的数据处理程序的分析表明，对于连续读写操作的串，具有集中于存储器件的局部区域的趋势。发生这种情况是因为很多计算机程序使用大量以顺序步骤执行的循环程序和子程序。因此，在许多情况下，要在读写操作期间存取的存储单元将包含前一个已存取的存储单元或与前一个已存取的存储单元局部相邻的存储单元。页面模式操作将缓存理论应用到DRAM器件的操作中。DRAM器件的页面被定义为由一个激活行指令同时选择的单元的数量。页面的大小可以被计算为2行地址位*I/O位。例如，在DRAM器件有10个行地址位和8个数据针的情况下，则页面大小(或容量)为210*8＝8192位。因此，当存取8192位页面之内的特定存储单元时，下一个存取的存储单元也可能是相应于8192位之内的单元的另一个存储单元。当将页面模式用于读写操作时，由激活行指令打开的页面通常保持打开状态而不进行预充电。如果读写操作的下一个地址是已经打开的页面之内的地址，不需要另外的激活行指令就能执行读写操作。因此，使用页面模式有助于提高存储器件的操作性能。然而，当传统的DRAM采用如图1B所示的具有页面模式的自动预充电功能时，由于在读写操作完成之后可能关闭所打开的页面，页面模式操作可能是不可用的。
【发明内容】
提供一种给半导体存储器件中的存储体预充电的方法，其中半导体存储器件接收包含自动预充电功能的指令。所接收的指令可能与读取存储在存储体的特定行中的数据有关。响应于所接收的指令，启动定时器，当定时器达到预定值时，存储体自动预充电。如果在定时器达到预定值之前，半导体存储器件接收到与存储在该存储体的特定行中的其他数据相关的第二指令，就复位该定时器。或者，如果在定时器达到预定值之前，半导体存储器件接收到与存储在该存储体的不同行中的数据相关的第二指令，就发出预充电指令。另外，在与该指令相关的操作完成后，存储体的特定行保持打开状态一段时间，以及在使用页面模式操作的第一读操作完成后，可以执行第二操作。
根据本发明的其他实施例，提供一种从半导体存储器件读取数据的方法，其中由半导体存储器件接收包含自动预充电功能的读指令。响应于读指令，从半导体存储器件中单元的第一存储体中的单元读取第一数据位，并且响应于随后的第二读指令，使用页面模式操作从单元的第一存储体中的第二单元读取第二数据位。响应于接收第一读指令，启动定时器来测量自动预充电的延迟周期。
根据本发明的其他实施例，提供一种半导体存储器件，该半导体存储器件具有以行和列排列的存储单元阵列和预充电控制电路，预充电控制电路被构造成在激活预充电功能的指令被输入到半导体存储器件之后经过预定时间向存储单元阵列发出预充电控制信号。这种器件的预充电控制电路还包含至少一个定时器，并且当定时器达到预定延迟时间时，预充电控制电路向存储单元阵列发出自动预充电控制信号。
【附图说明】
图1A是示出DDR DRAM中不包含自动预充电功能的常规读操作的时序图；
图1B是示出DDR DRAM中包含自动预充电功能的常规读操作的时序图；
图2是说明根据本发明几个实施例的存储系统的方框图；
图3是说明如图2所示的存储器件的功能结构的方框图；
图4是根据本发明几个实施例的部分存储单元阵列的电路图，包括由预充电信号启动的位线预充电电路；
图5A是说明根据本发明几个实施例的包含自动预充电指令的读操作的时序图；
图5B是示出根据本发明几个实施例的读操作的时序图，其中在存储体打开时输入存取存储体的指令。
【具体实施方式】
现在将参考附图更全面地描述本发明，附图中示出本发明的典型实施例。然而，本发明可以以多种不同的形式体现，而不应该被认为仅仅局限于本文阐述的实施例。确切地说，提供这些实施例是为了使公开彻底、完整，并且使这种公开能够全面地向本领域技术人员说明本发明的范围。相同的标号始终表示相同的要素。
根据本发明的几个实施例，提供能够在使用自动预充电指令的同时执行页面模式操作的半导体存储器件。出于说明性的目的，下面将关于DRAM器件描述根据本发明的几个实施例的半导体器件的操作，其中DRAM器件被分成4个存储单元的存储体。当发出读写指令时，如果特定地址位(如地址位A10)被设置为高电平，则DRAM执行自动预充电功能。然而，即使输入带有自动预充电功能的读或写指令，DRAM器件也不会在完成读或写操作之后立即执行自动预充电操作，而是在经过预定延迟时间之后才执行自动预充电功能。因此，该器件可以同时使用自动预充电读或写指令和页面模式操作。
图2是示出根据本发明实施例的存储系统的方框图。参考图2，存储系统包含存储器控制器100和存储器件200。存储器控制器100通过来自外部处理器的地址信号ADDR、数据信号DATA、指令CMD和时钟信号CLK来操作存储器件200。存储器控制器100包含定时器111-114和寄存器121-124。
图3示出存储器件200的示例性结构。如图3所示，存储器件200包含地址寄存器210、存储体选择器215、行译码器220、存储单元阵列230、读出放大器235、数据I/O缓冲器240、指令译码器250、预充电控制器260、列译码器270、程序寄存器280和定时寄存器290。
图3中所示的存储单元阵列230被分成BANK0、BANK1、BANK2、BANK3四个存储体，每个存储体包含以行与列排列的存储单元。地址寄存器210存储地址信号A0-An和存储体地址信号BA0及BA1，所有这些信号由存储器控制器100提供。存储体选择器215通过产生用于选择四个存储体BANK0到BANK3之一的存储体选择信号，来响应存储在地址寄存器210中的存储体地址信号BA0和BA1。行译码器220基于存储在地址寄存器210中的地址信号A0-An来解码行地址，以便产生行选择信号，用于指定由存储体选择器215选择的存储体的行。列译码器270从存储在地址寄存器210中的地址信号A0-An译码列地址，以便产生列选择信号，用于指定存储单元阵列230的列。
读出放大器235检测存储在由行译码器220和列译码器270选择的存储单元中的数据。从阵列230的所选存储单元读出的数据位，通过I/O缓冲器240被传送到数据线DQ。通过数据线DQ接收到的数据位，通过I/O缓冲器240被写到存储单元阵列的所选单元中。
基于应用于定时寄存器290的控制信号CLK、CKE、/CS、/RAS、/CAS和/WE，指令译码器250产生控制信号AP和NP。程序寄存器(或模式寄存器组(mode register set，MRS)电路)280通过逻辑组合应用于定时寄存器290的控制信号，来存储用于决定存储器件200各种操作模式的信息。在本发明的一些实施例中，程序寄存器280存储定时信息，该定时信息指定何时产生带有自动预充电功能的读或写指令。定时信息用来确定延迟时间，在该延迟时间之后，预充电操作会随着激活行指令的输入而被启动。
预充电控制器260包含定时器261-264，并响应于指令译码器250提供的控制信号AP和NP以及存储在程序寄存器280中的预充电定时信息。预充电控制器260响应于上述输入信号，激活预充电控制信号BLP0、BLP1、BLP2和BLP3之一，以便对由存储体选择器215所选择的存储体BANK0-BANK3之一进行预充电。
本发明的几个实施例中的存储器件200可以有两种预充电操作模式。第一种是普通预充电模式，该模式根据存储器控制器100提供的预充电指令来执行；第二种是自动预充电模式，该模式使用包含自动预充电功能的读或写指令来执行。在普通预充电模式中，当处于时钟信号CK的脉冲前沿的情况下，控制信号/CS、RAS和/WE是低电平而控制信号/CAS是高电平时，指令译码器250输出普通预充电信号NP。该预充电指令用来在普通预充电模式下给每个存储体进行独立预充电或给所有存储体同时进行预充电。地址信号A10以及存储体地址信号BA0和BA1用于指定当发出预充电指令时对哪一个存储体进行预充电。表1示出在地址信号A10和存储体地址信号BA0及BA1的各种可能组合的情况下哪些存储体被预充电。
表1 A10 BA0 BA1 被预充电的存储体 低电平 低电平 低电平 BANK0 低电平 低电平 高电平 BANK1 低电平 高电平 低电平 BANK2 低电平 高电平 高电平 BANK3 高电平 无关 无关 BANK0-BANK3
如表1所示，当激活普通预充电信号NP时，根据来自于存储体选择器215的存储体选择信号BA0和BA1以及地址信号A10的不同组合，预充电控制器260激活预充电控制信号BLP0-BLP3中的一个或全部四个。
图4说明根据本发明几个实施例的一部分存储单元阵列230以及基于预充电控制信号给位线充电的操作。如图4所示，存储单元阵列230的所说明部分包含DRAM存储单元，该DRAM存储单元包含晶体管T1和电容器C1。晶体管T1的栅极与字线WL相连，晶体管T1的漏极与位线BL或/BL相连。电容器C1连接在晶体管T1和地线之间。存储单元阵列230还包含预充电电路231，该电路包含NMOS晶体管M1、M2和M3。预充电晶体管M1连接在预充电电压VBLP和位线/BL之间，晶体管M1的栅极与预充电控制信号BLP相连。均衡晶体管M3连接在位线/BL和BL之间，晶体管M3的栅极与预充电控制信号BLP相连。当预充电控制信号BLP被激活到高电平时，位线/BL和BL由预充电晶体管M1和M2预充电到预充电电压VBLP，并且由均衡晶体管M3进行电压均衡。预充电电压VBLP可以是例如Vcc/2。
当隔离信号BISL被激活到高电平时，隔离晶体管M4和M5断开位线/BL、BL和读出放大器235之间的连接。读出放大器235检测位线/BL和BL之间的电压差值。门晶体管M6和M7分别连接在位线/BL、BL和数据线/DB、DB之间。门晶体管M6和M7的栅极与行选择信号CDi相连。在读模式下，当门晶体管M6和M7被行选择信号Cdi断开时，由读出放大器235读取的数据被分别加载到数据线/DB和DB上。在写模式下，数据线/DB和DB上的数据通过位线/BL和BL被写到存储单元中。
再次参考图3，来进一步阐述自动预充电模式。当通过定时寄存器290施加激活行指令的控制信号时，地址信号A0-An以及存储体地址信号BA0和BA1被存储在地址寄存器210中。存储体选择器215选择与存储在地址寄存器210中的地址相对应的特定存储体的特定行。如果地址信号A10被设置为低电平，当输入读或写指令的控制信号时，执行普通的读或写操作，存储体保持激活低电平状态。如果地址信号A10设置为高电平，指令译码器250激活自动预充电控制信号AP。通常以与执行常规读或写操作相同的方式来执行读或写操作。然而，自动预充电功能开始执行的时间被延迟，例如直到完成普通的读或写操作。
预充电控制器260包含四个定时器261-264，它们分别对应于存储体BANK0-BANK3。当激活自动预充电信号AP时，预充电控制器260将与存储体选择器215施加的存储体选择信号相对应的定时器复位。例如，当存储体选择器215产生选择存储体BANK0的选择信号时，定时器261被复位；当产生选择存储体BANK1的选择信号时，定时器262被复位；当产生选择存储体BANK2的选择信号时，定时器263被复位；当产生选择存储体BANK3的选择信号时，定时器264被复位。
如上所述，当施加包含自动预充电功能的读或写指令时，程序寄存器280存储定时信息。定时信息指定输入激活行指令之后给存储单元预充电之前的延迟。因此，实际上存储在程序寄存器280中的定时信息，可能是预充电延迟时间tAP减去输入激活行指令与产生自动预充电控制信号AP之间的间隔时间。
预充电控制器260监测定时器261-264的时间值，产生用于给存储体预充电的预充电控制信号，该存储体相应于达到程序寄存器280所指定的预定时间的定时器。
现在参考图5A，说明根据本发明几个实施例的带有自动预充电功能的读指令的示例性操作。在图5A中，每个第一到第四激活行指令A0、A1、A2、A3，每个第一到第四带有自动预充电功能的读指令RA0、RA1、RA2、RA3以及每个第一到第四预充电指令P0、P1、P2、P3，都分别与四个存储体之一相对应。
如图5A所示，在时钟周期T0时输入第一激活行指令A0，然后经过tRCD后在时钟周期T3时输入带有自动预充电功能的第一读指令RA0。在时钟周期T2时输入第二激活行指令A1，经过tRCD后在时钟周期T5时输入带有自动预充电功能的第二读指令RA1。在时钟周期T4时输入第三激活行指令A2，经过tRCD后在时钟周期T7时输入带有自动预充电功能的第三读指令RA2。在时钟周期T6时输入第四激活行指令A3，经过tRCD后在时钟周期T9时输入带有自动预充电功能的第四读指令RA3。在输入第一读指令RA0之后经过两个时钟周期(对应于CL＝2)，在时钟周期T5时将第一数据位Q0输出到数据I/O信号线DQ。在输入第二读指令RA1之后经过两个时钟周期(对应于CL＝2)，在时钟周期T7时输出第二数据位Q1。同样，在输入第三读指令RA2之后经过两个时钟周期，在时钟周期T9时输出第三数据位Q2，在输入第四读指令RA3之后经过两个时钟周期，在时钟周期T11输出第四数据位Q3。
在如图5A所示的实施例中，根据存储器件200的I/O配置，可以用不同的位倍数输出第一到第四数据位Q0、Q1、Q2、Q3，例如×4、×8、×16、×32。另外，可以用间隔tRCD连续产生第一到第四数据位Q0、Q1、Q2、Q3。
再次参考图3，在时钟周期T0时输入第一激活行指令A0，如果在时钟周期T3时输入带有自动预充电功能的第一读指令RA0，指令译码器250激活自动预充电控制信号AP。预充电控制器260通过将与存储体BANK0相对应的定时器261复位，来响应激活的自动预充电控制信号AP。预充电控制器260从程序寄存器280接收定时信息，并且当定时器261达到自动预充电延迟时间tAP时，激活预充电控制信号BLP0(以便给存储体BANK0预充电，该存储体是通过存储体选择器215的存储体选择信号所选择的存储体)。如果预充电控制信号BLP0被激活，存储体BANK0的位线就被预充电到例如Vcc/2。
如果在定时器261达到自动预充电延迟时间tAP之前输入用于存取存储体BANK0的相同行的带有自动预充电功能的读或写指令，自动预充电控制信号AP就被指令译码器250激活。这使定时器261复位。如果不是这样，而是在定时器261达到自动预充电延迟时间tAP之前输入用于存取存储体BANK0的相同行的普通读或写指令，则从输入上一个带有自动预充电功能的读或写指令时起，经过自动预充电延迟时间tAP后，才对存储体进行预充电。
再次参考图2，每个定时器111到114和每个寄存器121到124分别对应于存储体BANK0-BANK3。如果从外部接收到的指令CMD是包含自动预充电功能的读或写指令，就根据存储体地址信号BA0和BA1将定时器111到114之一复位。当发出包含自动预充电功能的读或写指令时，根据存储体地址信号BA0和BA1，将地址信号ADDR的行地址存储在寄存器121到124之一中。例如，当输入包含自动预充电功能的读或写指令时，如果存储体地址信号BA0和BA1选择存储体BANK0，则定时器111被复位，地址信号ADDR的行地址被存储在寄存器121中。同样，当输入包含自动预充电功能的读或写指令时，如果存储体地址信号BA0和BA1选择存储体BANK1，则定时器112被复位，地址信号ADDR的行地址被存储在寄存器122中。
示例
当用于读取存储在存储体BANK0的行地址i和列地址j中的数据的自动预充电指令被输入到存储器控制器100中时，存储器控制器100和存储器件200会执行如下操作。首先，存储器控制器100将与存储体BANK0相对应的定时器111复位，并将行地址i存储在寄存器121中。如图5A所示，存储器控制器100在时钟周期T0时将第一激活行指令A0发送到存储器件200。在时钟周期T3时输入包含自动预充电功能的读指令，在时钟周期T5时输出数据位Q0。如果在自动预充电延迟时间tAP期间没有输入用于存取行地址i的数据，存储器控制器100将停止定时器111，并删除存储在寄存器121中的行地址，预充电控制器260输出给存储体BANK0预充电的预充电控制信号BLP0，并停止定时器261。在一些实施例中，tRCD被设置为3个时钟周期，并且存储器控制器100停止定时器111并删除存储在寄存器121中的行地址的时间为定时器111达到值“自动预充电延迟时间tAP-tRCD”时的时间。这是因为在这些实施例中，直到输入带有自动预充电功能的读指令RA0时，定时器111才被复位。当定时器261达到存储在程序寄存器280中的时间时，预充电控制260输出预充电控制信号BLP0，并停止定时器261。
对于这些实施例，即使输入了包含自动预充电功能的读或写指令，也不会在读写操作完成后的预充电延迟时间tAP期间执行预充电操作。因此，页面模式是可用的。然而，如果在预充电延迟时间tAP期间没有输入用于存取相同存储体的相同行地址的读写指令，以后向相同存储体的相同行地址输入读写指令的可能性就相对较低，因此，可以自动执行预充电操作。如果当打开页面输入的读写指令与该打开的页面无关而与另一页面有关时，就以“预充电-激活行-读或写”的顺序执行读或写操作。也就是说，存取等待时间会延长到预充电时间tRP。因此，考虑这种等待时间的延长来确定预充电延迟时间tAP。
图5B是示出根据本发明一些实施例的读操作的时序图，其中在存储体BANK0的行地址i处于打开状态的同时，发出用于存取存储体BANK0的另一行的指令。在时钟周期T0时输入用于打开存储体BANK0的行地址i的第一激活行指令A0，并在时钟周期T3时发出包含自动预充电功能的读指令。然后，给存储体BANK0预充电，以便输入存储体BANK0的行地址i。存储器控制器100在时钟周期T10时输出第一预充电指令P0，以便在输入读取存储体BANK0的不同行地址的指令时给存储体BANK0预充电。另外，存储器控制器100停止定时器111，并擦除存储在寄存器121中的行地址。同时，存储器控制器100的指令译码器250根据第一预充电指令P0来输出普通预充电信号NP，并停止与存储体BANK0相对应的定时器261。当预充电时间tRP是两个时钟周期时，可以输入用来打开存储体BANK0的行地址i的第一激活行指令A0，并在时钟周期T15时输入带有自动预充电功能的读指令RA0，从而在时钟周期T17时输出数据位Q0。
根据本发明的一些实施例，当施加包含自动预充电功能的读写指令时，首先执行该读写指令，然后经过所选择的自动预充电延迟时间后执行自动预充电操作。因此，可以在使用包含自动预充电功能的读写指令的同时，执行页面模式操作。所以，可以减少器件的操作等待时间，从而提高了存储器件的性能。
虽然已经参照本发明的特定优选实施例示出和说明了本发明，本领域技术人员应该理解，在不脱离本发明的实质和范围的情况下，可以对其进行各种改变和修改。应该理解，本发明的范围不限于以上对发明的详细说明，上述说明仅仅是说明性的，而应该包含由所附权利要求书及其等价方案所定义的本发明的主题。