实现多种扩频码长的高速滤波装置及其方法 技术领域 本发明涉及无线通信领域的扩频通信技术，尤其涉及实现多种扩频码长的高速 滤波装置及其方法。
背景技术 扩展频谱通信具有很强的抗干扰性能，其多址能力、保密、抗多径性能等也倍 受人们青睐，因此被广泛应用在军事通信和民用通信中。
扩频通信是一种通过提高传输频带带宽达到提高信道容量和抗干扰能力的通信 方式。 扩频通信的类型主要有 DSSS( 直接序列扩频 )、FHSS( 跳频扩频 )、THSS( 时间 跳变扩频 ) 以及综合扩频等方法。 其中，直接序列扩频是将要发送的信息用 PN 码 ( 伪随 机码 ) 扩展到一个较宽的频带上去，并在接收端使用与发送端相同的伪随机码对所接收 到的信号进行相关运算，以去除噪声干扰和恢复扩频前的原信号。 由于扩展频谱通信的 特点，故直接序列扩频具有良好的抗干扰特性，也在通信领域得到广泛应用。
目前，对直接序列扩频信号的解扩主要有两种方法 ：一种是采用滑动相关器法 以捕获扩频码相位，另一种是采用匹配滤波器法以直接算出所有相关结果。 其中，相关 器法捕获扩频码相位能够适合多种码元长度，且具有结构较简单，复杂度较低，对硬件 要求不高等优点，但该方法需要耗费的捕获时间较长，不适合较长扩频码的实时捕获。 而匹配滤波器法捕获可以很快实现扩频码捕获，但是由于对硬件要求高，一般结构比较 固定，在采用 RAM( 随机存取存储器 ) 等存储器实现时很难支持多种码元长度的扩频 码。 如果采用移位寄存器方式实现，又要占用大量硬件资源，这对于码长较长的扩频信 号，几乎不可能实现。
另外，随着通信业的发展，各种制式的无线通信系统及其硬件设备的不断增 加，使得全球电磁兼容环境日益恶化，无线通信设备之间的相互干扰现象时有发生，这 就对今后的无线通信系统在抗干扰方面提出了更加智能化的要求。 以扩频通信中带宽恒 定的情况为例，在信道条件较差时采用较长的扩频码，可以提高抗干扰能力 ；在信道条 件较好时采用较短扩频码或不扩频，以提高传输速率。 可见单一设备支持多种扩频码长 有着广泛的市场空间。 但目前支持多种扩频码长的主要实现方法，即滑动相关器法和基 于寄存器的匹配滤波法，在时间上或硬件资源上均无法很好的支持长度超过 1000 的扩频 码。
发明内容
有鉴于此，本发明的主要目的在于提供一种实现多种扩频码长的高速滤波装置 及其方法，以解决可变扩频码长的情况下扩频码的快速捕获问题，提高扩频通信的抗干 扰能力。
为达到上述目的，本发明的技术方案是这样实现的 ：
一种支持多种扩频码长的高速匹配滤波装置，该装置包括数据选通器、乘法器、加法器、累加器、延时寄存器以及伪随机 PN 码生成器，所述匹配滤波装置进一步包 括多个地址控制器、先入先出 FIFO 存储器阵列以及多个选通开关 ；其中，
地址控制器，用于控制 FIFO 存储器深度，根据不同扩频码长度和单个码片的采 样点数选择不同的 FIFO 存储器深度 ；
FIFO 存储器阵列，由多个 FIFO 存储器组成，且每个 FIFO 存储器提供一个抽头 与扩频码通过乘法器与 PN 码相乘，并通过选通开关的控制输出 ；
选通开关，在所述每路乘法器之后，用于控制是否将该路相关运算结果送入所 述加法器 ；
加法器，用于将多路 FIFO 存储器输出的并行计算值相加 ；
累加器，用于将相关运算串行部分累加，并将结果输入相应的存储器作为匹配 滤波器的输出 ；
延时寄存器，用于对所输入的数据进行旋转移位处理，其输出端连接所述数据 选通器的一输入端 ；
PN 码存储器，分为多段生成，用于与 FIFO 存储器的抽头进行相关运算。
其中，所述 FIFO 存储器深度由每个码片的采样点数和扩频码长决定，所述 FIFO 存储器受每路地址控制器控制。
所述 FIFO 存储器为单口随机存取存储器 RAM，双口 RAM 或其他移位寄存器构 成。
所述 FIFO 存储器阵列的配置数目，根据实际扩频码长以及最大并行运算的个数 决定。
所述 PN 码存储器容量可配，内容可配。
一种支持多种扩频码长的高速匹配滤波方法，该方法包括 ：
A、连接数据选通器，依次将每路地址控制器、 FIFO 存储器相连接，并将所述 FIFO 存储器的输出端和 PN 码生成器的输出端之一通过第一路乘法器相连接，并将乘法 器的输出端经过第一路选通开关接入加法器 ；
B、将所述 FIFO 存储器的输出端依次连接另一路地址控制器、FIFO 存储器，并 将该 FIFO 存储器的输出端和 PN 码生成器的输出端之一通过第二路乘法器相连，再将该 乘法器的输出端经第二路选通开关接入所述加法器 ；
C、重复步骤 B，直至将包括地址控制器、 FIFO 存储器以及乘法器和选通开关 的第 N 路电路接入所述加法器 ；
D、将步骤 A 至步骤 C 所述的共 N 路电路运算的结果经累加器与自身的相关运 算串行部分累加，并将运算结果存入存储器。
其中，所述选通开关匹配不同的时钟速率、采样速率以及扩频码长之间的关 系，当某段 FIFO 存储器的选通开关断开时，该 FIFO 存储器的输出抽头参与相关运算 ； 当选通开关闭合时，该 FIFO 存储器与下级串行 FIFO 存储器组成一个深度为两个 FIFO 的 深度之和的新 FIFO 存储器。
本发明所提供的实现多种扩频码长的高速滤波装置及其方法，具有以下优点 ：
本发明为支持多种扩频码长的高速匹配滤波装置，采用 FIFO 实现数据存储，降 低了硬件寄存器的资源消耗，采用选通开关控制 FIFO 之间的重组，利用旋转折叠算法实现串并结合节省存贮空间，从而克服了现有技术中对硬件资源消耗较大，长扩频码捕获 灵活性差的问题。 附图说明
图 1 为现有匹配滤波器的结构示意图 ； 图 2 为本发明深度可配置 FIFO( 先进先出 ) 存储器的结构示意图 ； 图 3 为本发明支持多种扩频码长的高速匹配滤波装置原理示意图 ； 图 4 为扩频码码长变化演示数据示意图之一 ； 图 5 为扩频码码长变化演示数据示意图之二。具体实施方式
下面结合附图及本发明的实施例对本发明的装置和方法作进一步详细的说明。
图 1 为现有匹配滤波器的结构示意图，如图 1 所示，匹配滤波器通常主要由输入 数据移位寄存器单元、抽头匹配乘法器单元以及求和加法器单元构成。 其功能可用下式 进行表示 ：
其中 ：Sumk 为 k 时刻数字匹配滤波器输出， Dinn 为 k 时刻输入， c1 ～ cn 为本 地扩频码， N 为匹配滤波器积分求和长度，也是扩频码长度。
参考图 1，其输入数据 11 在时钟 12 的控制下，通过多个寄存器 (1 ～ n)13 实现 时延，然后依次与每个寄存器 13 相对应的本地扩频码 c1 ～本地扩频码 cn 通过乘法器分 别相乘，最后再将所有的乘法器输出的结果通过加法器累加，即为所述匹配滤波器的输 出。 这里，所述寄存器 13 为移位寄存器。
这里，假设 Din 数据宽度为 4，扩频码长为 1024 ；如果采用移位寄存器方式直 接实现，仅单路匹配滤波就需要 1024×4 ＝ 4k 存储寄存器，同时也耗费大量的加法器资 源。 而如果采用固定 RAM 利用旋转移位方式实现，由于 RAM 相对寄存器占用面积较 小，会节省大量资源，但 RAM 的抽头距离固定，设计好后只能支持固定长度扩频码运 算，因而无法满足实际应用中对可变长度的扩频码进行运算的要求。
图 2 为本发明深度可配置 FIFO 存储器的结构示意图，如图 2 所示，在读使能信 号 21 的控制下，地址计数器的输出在地址计数信号 24 的作用下，经第一地址控制器后 转换为读地址，即读总线 26 ；在写使能信号 22 的控制下，地址计数器的输出在地址计数 信号 25 的作用下，经第二地址控制器 25 后转换为写地址，即写总线 27 ；所述第一地址 控制器 24、第二地址控制器 25 用于实现 FIFO 寄存器的深度控制，当所输入的地址超过 FIFO 的深度时，所述第一地址控制器 24 和第二地址控制器 25 将其地址跳转到最小地址 位置。 所述读总线 26 和所述写总线 27 分别与 RAM 相连，通过读总线 26 和写总线 27 的 作用来控制数据总线 23 的输入，最后，将所输入的数据经过 RAM 处理后的通过输出数 据总线 28 输出，作为最终的处理结果。
图 3 为本发明支持多种扩频码长的高速匹配滤波装置原理示意图，如图 3 所示， 当 PN 码长为 2n(n 为大于 1 的自然数 ) 时，可通过改变 FIFO 的深度以实现对多种扩频码
的解扩。 而结构上通过 FIFO 串联以及延迟寄存器的方式实现折叠滤波，这样可以通过提 高时钟频率来完成部分串行运算，进一步减少对资源的消耗。 时钟速率的提高同时保证 了一个采样周期内计算出一个相关运算值，从而实现了实时高速匹配滤波的目的。 选通 开关 38 用于匹配不同的时钟速率、采样速率以及扩频码长之间的关系，当某段 FIFO 的选 通开关 38 断开时，该 FIFO 的输出抽头参与相关运算 ；当选通开关 38 闭合时，相当于该 FIFO 与下级串行 FIFO 组成一个深度为两个 FIFO 的深度之和的新 FIFO，这样，能够实现 对 FIFO 深度与并行个数的配置更加灵活。
因此，本发明中采用可配深度 FIFO 存储器以实现折叠滤波。 其中，所述高速匹 配滤波装置中，对各部件作用以及具体实施过程描述如下 ：
加法器，用于将多路 FIFO 并行计算值相加 ；累加器，用于将相关运算串行部分 累加 ；延时寄存器，用于对输入数据作旋转移位处理 ；PN 码存储器，分为多段生成，用 于与 FIFO 抽头进行相关运算。 所述 PN 码存储器在图 3 中未示出，其与所述每路乘法器 的 PN 码输入端相连。
数据选通器 31，用于当有新数据输入时，将采样数据送入 FIFO，其他时刻将延 迟寄存器的末端反馈回的数据送入 FIFO ； 地址控制器阵列 32，由第一地址控制器、第二地址控制器、 …、第 N 地址控制 器组成，通过所述地址控制器控制 FIFO 深度。
设时钟频率为 Fc，采样频率为 Fs 码片速率 Fchip， PN 码长度为 N，则 FIFO 深度 为：
Depth ＝ (Fs/Fc)×(Fs/Fchip)×N
其中， FIFO 的个数为 (Fc/Fs)，以时钟频率为采样速率的 8 倍、一个码片采样 2 次为例，设 FIFO 总深度为 512，则当 PN 码长为 1024 时，设置可用 FIFO 深度为 256，而 FIFO 的个数为 8 ；当 PN 码长为 512 时，设置可用 FIFO 深度为 128 ；当 PN 码长为 256 时，设置可用 FIFO 深度为 64 ；当 PN 码长为 128 时，设置可用深度 FIFO 为 32 等等依此 类推。
所示 33、34、35 分别表示不同的 FIFO 深度，前述图 2 所示仅为其中的一种实现 方式 ；此外，所述 FIFO 还可以采用单口 RAM 通过时钟选通读、写进行控制 ；
PN 码 (PN1 ～ PNn)37，在此由于有 n 路并行，故所述 PN 码被等分为 n 段 ；
选通开关 38，用于当时钟速率为采样速率的 2n 倍时，所述选通开关 38 等距打开 2n 路 ；
累加器 39，用于负责将所产生的串行部分累加起来 ；
输出信号 3A，为最终结果输出。
下面以 FIFO 个数为 8、最大深度为 32 的情形为例进行说明。 此时该装置可支 持长度为 8、16、32、64、128、256 的扩频码解扩。 进一步地，以扩频码长度为 64 和 16 为例说明整个系统工作情况，当扩频码长度为 64 时，若时钟速率 Fc 为码片速率 Fchip 的 16 倍，采样频率为 Fs 码片速率 Fchip 的两倍，也就是说采样一个完整扩频码长需要 128 个采样 点。 可配置 8 个 FIFO 对应选通开关为开，每个 FIFO 深度设置为 16，经过一个完整 PN 码周期延迟后，输入数据在通过数据选通器 31 的选通重组排序后就会出现如图 4 所示结 构 ；其中 x.y 中的 x 表示为第几个码片， y 表示为 x 码片的第几个采样点，如 ：0.0 即为
第一个输入的采样点。
图 4 为 扩 频 码 码 长 变 化 演 示 数 据 示 意 图 之 一， 如 图 4 所 示， 这 时 PN 码 44 存为 8 段，每段存储 8 个数，其存储顺序如图中右侧所示。 此时乘法器运算分别为 63 . 0× PN 63 、 62 . 0× PN 62 、 61 . 0× PN 61 、 60 . 0× PN 60 、 59 . 0× PN 59 、 58 . 0× PN 58 、 57.0×PN57、56.0×PN56，将这些值加起来正好是部分相关的结果。 而下一个时钟 PN 码 换成 PN55 ～ PN48， FIFO 抽头的输出为 55.0 ～ 48.0。 这样将连续 8 个时钟部分相关结 果累加即为匹配滤波的输出。
当扩频码长度为 16 时，若时钟速率 Fc 为码片速率 Fchip 的 16 倍，采样频率为 Fs 码片速率 Fchip 的 4 倍，也就是说采样一个完整扩频码长也需要 64 个采样点。 可配置 4 个 FIFO 对应选通开关为开，所有 FIFO 深度都为 8，一个完整 PN 码周期延迟后，输入数据 在通过数据选通器 41 的选通重组排序后就会出现如图 5 所示结构。
图 5 为扩频码码长变化演示数据示意图之二，如图 5 所示，此时 PN 码 55 分别存 入与 c2、c4、c6、c8 相对应的存储单元，共四段，每段 4 个 PN 码元，其存储顺序按图中 所示。 所述 c2、c4、c6、c8 相对应的选通开关打开，其他关闭，如图所示选通开关 56 打 开，选通开关 57 闭合。 此时乘法运算器分别为 15.0×PN15、14.0×PN14、13.0×PN13、 12.0×PN12 也完全对应。 同理，连续 4 个时钟部分相关结果累加之和即为匹配滤波器输 出。 可见，结合本发明的计算装置，通过上述运算，正确有效地实现了对多种不同 的扩频码长的匹配滤波。
本发明提供的方法并不局限于上述具体方案，例如，当时钟速率变化时，还可 配置地址选择器，选择 FIFO 存储器的个数以适应多速率信号处理的要求。 所述 FIFO 的 个数由实际所支持 PN 码的码长种类决定，不局限于 4 个或 8 个等。 这里，所述 FIFO 既 可采用 RAM 方式实现，也可通过使用移位寄存器方式来实现。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。