本发明涉及位移测量装置，具体地但非排他地说，是涉及带尺。 从带尺上读出光学标记並从中得到关于该带的位置的信息是已知的，如从US-A-4，161，781，GB-A-2056660和GB-A-1571245中所能得到的。如果所要知道的仅仅是运动和方向，则只需两个光检测器。采用这种方法可得到可用的带系统，並且US-A-4，161，781中给出了它的一种实施方案。实质上，当带从一种已知位置移到另一未知位置並要测量其位移时，这种设置仅考虑输出状态的转换，但位置的精确性依赖于对第一位置精确可靠的了解和精确的转换计数。若在运动中由于被测标志线受到损坏而产生计数错误，则已知位置就会是错的，因而整个带都是无用的了。
美国专利第4，009，377（F/ms）中描述了确定沿一路线移动的可移动部件绝对位置的一种方法和装置，它是建立在一种伪随机标记序列的发展之上的，这种标记唯一地确定了该路线上的可移动大件的位置。但必须设置独立地标淮轨迹，而且该校淮轨迹判读中的错误会导致虚假的标记和很大的待测位置误差，以致难以进行补救。B.Arazi在“电子学通讯”（Electrqnics Letter）1984年1月19日一期中描述了用二进序列对转动位置的部位进行编址的方法。
本发明的一个目的，是要提供一种带尺或其他位移测量装置，其中不论的第一位置是否已知，都能对带的现行位置进行精确的测量，而且不会漏掉或未能对初始和现行带位置之间的某些标记进行精确测量。本发明的另一目的是提供一种位移测量装置，它具有响应带的空间代码轨迹的不同区域的多个检楼器，其中通过分析带移动产生检测器输出状态序列，可从该代码得到带的绝对位置。
概括地说，本发明提供的名称测量装置包括具有沿测位道的标记和间隔並确定编码位置的部件;该部件所通过的检测装置，用于从测位道读出标记和间隔;解码逻辑电路，用于接收检测装置的输出並根据测位道的检测解码信息得出带位置。在带尺中采用携带不能简单地进行计数的编码信息的测位道，这一点应被确信为是新颖的。
本发明的位移测量装置包括读出装置和一种可相对其移动的部件，其中该部件携带有一种测位位道，该测位道是由沿带依次设置的交替标记序列确定有;其中
（a）这些交替标记记录一伪随机序列中的不同值，该序列是对由少数元素组成的种（seed）重复运算的结果，该序列具有这样的性质，即在序列中的单一位置上出现有长度至少等于种的长度的一组相继标记，因而从道上读出的并具有至少等于种的长度的一系列标记确定了读出装置和部件的绝对值;
（b）该读出装置带有至少三个检测器，这些检测器得到了适当设置，以响应各标记内的不同位置，而且适当设置标记组合及检测器位置，以使该部件相对检测装置每移过一个位移间隔时，只有一个检测器改变状态，沿该部件以交替序列顺序发生的状态可由解码逻辑电路进行识别，该逻辑电路输入有作为与交替标记之一相对应的逻辑值的顺序状态，序列就是根据这些交替标记来进行排列的。
这里采用“交替”一词並不排除标记可能有三或更多种的可能性，尽管由于采用二进制序列最方便，因而最好设置两种可能的状态。也不排除采用若干沿部件头尾相接的序列，但这不是最佳的，若这样，在三米长的带上，就可有三条彼此相接且各长一米的这种序列。
本发明采用了带有确定至少一条编码测位道的标记和间隔的部件和用于检测所述至少一条测位道的不同位置並提供了若干输出信号的检测装置，其中当该部件每走过检测装置的一个位移间隔时这些输出信号至少有一个的状态发生改变，其中在相继步骤中来自检测装置的逻辑状态以沿该部件的依次序列发生，且对每一序列都由输入有相继逻辑状态的解码逻辑电路对其进行识别，上述逻辑状态以该部件的一或另一绝对位置编码（APC）逻辑值的形式出现，序列就是根据该APC而设置的。
从逻辑态序列中抽取出的数据流被用来提供绝对位置数据，为此需要一种合适的编码系统，被称为最大长度二进序列的一组循环码提供了一种合用码。这些码是由短的固定长度节段的所有可能组合得出的长串行位组合。它们可用某种自泽反馈移位寄存器由n位二进种产生，並且有下列性质：（a）在任何序列中，任何n位组合都是唯一的，（b）序列是有限的，且只有（2n-1）位长。这对现在的目的来说是特别有利的，因为若其长度等于二进种的固定长度的整个循环序列的一部分受到检验，就可方便且唯一地推导出它在整个循环码中的位置。另外，无论该部分从何处开始，这都是正确的。在F.Tessie Macwilliam等人发表在IEEE，64，1715-1729，1976年12月12日（12 December 1976.）的文章中讨论了这种伪随机序列和它们的性质及其利用反馈移位寄存器的产生。
若每一种可能的位组合发生循环APC序列码的某处，则采用上述方法不会提供错误防护。导致一或多个位出现讹误的错误会导致很大的位置错误，因为这些序列在带上的位置不会离非讹误序列很近。可以应用的有一种有效的错误检测和/或改正技术。若给定循环码的短部分长度是n位，则如已叙述的，对n位的每一组合将有一循环码相配部位（matching part）在此n是种中的位数。但是，若一（n+1）部位分受到了检验，则並非所有（n+1）位序列都出现在该循环码中。即对给定的n位序列，该（n+1）位是确定的。对大多数单位错误，所产生的n+1位序列不与该循环码中的任何序列相配，因而给出了高度的错误检测。
这里提出的序列状态编码具有特有的错误检测能力。首先，可能的局部状态只有有限个是被允许的;其次，对每一状态，一般仅有一、二或三个允许的转换。如前所述，该绝对位置编码还可配备有缺误防护，因而整个系统能极可靠地检测读出错误。随之产生的问题是发现错误时应做什么。对使用者的要求是除非到了不可挽回的地步，应当淮确而正常地对带进行读出。假设发现了一局部状态序列错误，则这很可能是带图案损坏的结果。一种可行的办法是继续观察局部状态转换，直到对下一绝对位置码位进行编码。若发现了绝对位置码中的错误但它不在码的错误改正能力之内，则该APC位须同累积的APC位一同放弃，並从带读出一新的APC位种，以便能确定新的带位置。方便的设置是解码逻辑电路可用期望的APC位代替错误的第一个APC位，但具有种长度n的第二个APC错误将导致复位。
附图的简要描述
下面将通过仅是举例的方式，並结合附图，来描述本发明的一个实施例，在附图中：
图1是说明图，显示了带有从编码道获取光学数据的光学数据获取装置的带测量装置，及相联並提供数字位置输出的数据处理系统;
图2显示显示了一段带尺;
图3显示了数据处理系统的模拟信号处理级;
图4说明图，显示了允许的信号处理级的局部输出状态和在带绝对位置码（APC）的单个序列或块中它们之间的转换;
图5是数据处理级数字部分的解码器级和逻辑状态输入端的框图;
图6是输入有图5的解码器级输出的计数器和逻辑状态属性寄存器级框图;
图7是按图6的属性寄存器及计数器的值运行以向随后的APC解码逻辑电路提供解码APC位的判定逻辑电路框图;
图8显示了提供现行局部状态序列内的位置输出的状态计数逻辑电路，上述输出可提供微机以提供数据处理系统的一个控制和输出部分;
图9显示了控制从图5-8的局部状态解码逻辑电路传来的APC数据位的处理的APC判定逻辑电路;
图10显示了构成APC解码逻辑电路的APC码发生器级的伪随机数发生器;
图11显示了构成APC解码逻辑电路的其余部分的比较器级和检测APC位移位寄存器。
图中显示了配备有电子系统的钢带尺，上述电子系统可给出以公制和英制单位的长度数字读数。使用中该带尺以类似于传统钢尺的方式操作，但可以包括附加的特性以帮助使用者。例如，自动修正测量显示读数，将带体宽度考考在内等。
所采用的测量方法将结合图1来描述。用钢或其它非延展材料制成的带1象在传统带尺中那样由紧张簧5控制，但是其上除了通常的直观可读的距离标尺2，还印有一对空间编码道3、4。在该产品的外壳6之内，带1由发光二极管31照明，并由透镜7将编码道3、4成象在光检测器阵列30上，光检测器阵列30以相应于成对编码道3、4的成组对的形式设有四个敏感区域。每个敏感区检测其编码道的一小部分。阵列30中的检测器对对准道3、4，道3、4由印在带1上并成象在光检测器上的不同宽度的标志和空白或黑色和白色区域确定。带1的移动导致每个光检测器30a上的光电平（图4）随着相对于各个光敏区30a的带1区域在黑和白之间的变化而改变。通过适当的模拟处理，由光检测器的输出端得到四个二进制信号，每个光敏区30a对应一个。信号的两个状态代表对应各个光检测器的带1区域上的黑或白。带1的移动导致该二进制信号在编码道3、4移过光敏区域30a时发生改变。
适当安排编码道3、4的图案和先检测器30a的位置，使对于带1上的每个位置，带1的逐渐移动在同一时刻仅造成这些输出中的一个发生改变。满足此条件的状态序列称为Gray码。另外，所有时间上都能由输出态的变化得到移动方向。
如图1所示，检测器阵列30的输出被输给模拟处理电路8，然后输给互补金属氧化物半导体器件（CMOS）数字处理逻辑电路9，电路8和9装在单个专用集成电路（ASIC）10中，电路10向4位CMOS掩码编程微处理器12的输入端11提供数据，并通过输出端口13接收信息和指令。ASIC10的数字处理逻辑电路9包括都装成逻辑电路的局部状态解码器和APC二进制序列解码器，所以能比微处理器12运行得快得多，这样即使在快速移动带时也能跟随编码道3、4。微处理器12的结构类似于通常的计算器型微处理器，而端口11、13通过4位总线15同ALU16，累加器17，显示PAM18和通用RAM19（可为2-4K容量）相连通。键盘21通成可读至12键的输入端口20与总线15连通。待显示输出值由显示RAM18输至显示驱动器22，并显示在液晶显示器23上，驱动器22可轻易地驱动多达64段的显示器。
前面描述的两个编码道3、4由照亮道区的单个或一对发光二极管31照明的四个光检测器30读出。在图3中，只显示了一个光检测器30，但是其他的三个通道与画出的通道极相似。每个光检测器信号通过各自的信号调节器，它包括放大器32，积分器33和比较器34。积分器33的输出又输给4通道峰值检测器35并通过衰减器36将具有最高信号电平的通道的输出输给比较器34的第二输入端。适当进行这种安排，以使其中的信号电平在衰减器36设置的电平限度内接近峰值的通道在4位锁存器37上记为逻辑1，而具有较低信号电平的通道将显示逻辑0。检测器35的峰值输出被输到控制发光二极管31亮度的压控电流源38。包括振荡器和闩锁门的同步和控制电路39经线40向电流源38提供启动脉冲，以选通发光二极管31，并进一步在输出线41上提供数据就绪脉冲以指示后面的逻辑电路可以对锁存器37的输出进行读出。发光二极管31不用连续输出而采用脉冲的这种做法降低了能耗，并且所选择的脉冲频率将足够高（如40KHz），以在正常使用条件下，当带由外壳内伸出或缩进外壳时能对编码道进行读出。峰值检测器35和衰减器36在此比较器34的输入端提供了信号电平的动态阈值，从而能连续获得代表带的标记或空白（黑或白）区域的二进制输出。
图4显示了一系列以字组形式（每个确定沿带记下的绝对位置码（APC）的一位）出现的局部状态，并显示了两个交替的序列，通过它的光检测器30a的状态可由0011变到1100并再变回0011，即不论走那条路径序列都在第8个转换回复到其初始值0011。应理解的是确定道3、4的标记和空白符号的组合要首尾相连地沿带设置，以实现图4中左边或右边的序列，对毗连的字组，初始0011态是共有的。当带1和光检测器30相互之间移动一个位移间隔时，经适当的安排使状态发生变化，而标记和空白的组合由计算机产生并设置在带1上，以实现所需的由检测器阵列30检测的局部状态序列，四位形式的0和1之间的变化反映均由相应检测器检测到的标记由暗到亮的变化和各个暗和亮的标记的长度。注意的是每个路径中的依次转换符合Gray码，其中每个码只与相邻码相差一位，而且每个状态具有唯一的值，因而由光检测器30检测到的两个相连的状态既给出带的移动方向也给出字组中的位置。因此，沿着右边确定APC位φ的路径;相连的输入态0100和1100唯一地确定;而沿确定了APC1位的左边路径从0110到0111的转换唯一地确定带的反向移动中的位置6。图2显示了一段带有以上述方式编码的标记的带。在图2中显示了在带1上的标志的组合，当由按适当间距和顺序设置的检测器阵列读出时它遵从图4的顺序。每个APC位在各道3、4中产生一个标记，而且标记以斜对的相关对的形式出现，每个对大致对应于一个APC位。然而，这种对应是不精确的，因为相邻的APC状态是相连的，且暗的标志有时全部在单个APC位的跨距内，而有时跨过相邻APC位的边界，因而是相邻位所共有的。道3或4中的每个标记可以是长的（5个行距间距），中等的（4间隔间距）或短的（3间隔间距），而相邻标记的间距可在相邻长标记对间的3间隔间距和相邻短标志对间的5间隔间距之间变化。用眼睛看时，每个APCO态可是道3、4中的中和短或短和短标记的斜对对。每个APC1状态是轨3、4中的中和长或长和长标记的斜对。标志记由一组四个光检测器读出，上述检测器组的光探测器对称地设置在道3、4上方，顺时针或逆时针对检测器进行读出并且每对检测器读出一个道，可每三个间隔间距读出一次。以这样的安排，在带1移动时检测器的依次输出状态可服从图4，这些性质是由于检测器阵列和带上标记之间的适当配合。
来自图7和8中的终端和编码逻辑电路的输出如下：
（1）“状态计数”表示在现行APC字组中记录到的状态转换数目;
（2）“APC时钟”脉冲表示局部状态的整个序列已通过，且新检测到的APC位已解码;
（3）方向线101（图7）在带向前移动时表示具有逻辑值1的位而在向后移动时表示具有逻辑值0的位;
（4）APC位线108（图7），它可具有值0，1或-1;
（5）“APC Hlf”线103（图7），当APC位被视为1或0的可能性相同时它受到置位（逻辑1）;
（6）如果在逻辑状态循环当中有错误转换则设置一小错误标志;
“状态计数”（1）直接传到微处理器12以表示现时检测到的APC字组中的带位置，而当该字组的末端已到达时将其余的输出送到APC判定逻辑电路。所以局部状态解码逻辑电路要确定字组何时结束，和在字组中解码的APC位的属性。
在局部状态字组中看到的各局部状态转换可以是下列五种类型之一：
（1）无效的：即任何不出现在图4中的转换;
（2）APC位1，向前;
（3）APC位1，向后;
（4）APC位0，向前;
（5）APC位0，向后。
确定转换所属的类型涉及比较锁存器37的输出现行状态和其先前的状态。在图5中第一时钟相位φ1和数据就绪线41是“与”门56的输入，当“与”门56的输出为高电平对现行状态寄存器54进行定时，所以当数据就绪线41受到激励时锁存器37的输出Q0-Q3由时钟相φ1定时送到寄存数54中。寄存器54的前面的状态被“与”门56的输出定时送入到最终状态寄存器55中。同时，寄存器54、55中的值被定时送入解码逻辑电路57，它实现图4的局部状态转换图，并根据寄存器54、55中的状态是处于图4中左或右侧而从中导出解码APC位0或1，该APC位作为逻辑0或1输出而出现在线50上。输出线51提供表示现行带方向（向前或向后）的输出位，输出线52提供APC字组中的现行位置标号，输出线53提供无效标志。呈然门56在每个相φ1都定时，但锁存器58不改变线50-53上的输出状态，除非比较器59表明寄存器54、55相应于带在一个局部状态和下一个状态之间移动的内容不同，并使时钟相φ1经“与”门59a的输入端对锁存器58进行部分定时。
参见图6，显示了主要运行在时钟相φ2和φ3的逻辑电路。线51-53与定时在相φ3上的现行属性寄存器70相通。但是在先前相φ2中，寄存器70已有内容被定时到前面的局部位置寄存器60前面的方向寄存器61中，只要由属性寄存器70来输入“与”门71的第二输入表示有效转换已在线53中被设了标志。如后面要进一步描述的，时钟相φ2也使“与”门89将前面的接连的有效转换存入寄存器81。在时钟相φ3上，若干计数器75-80增加或减少计数值，这在转换计数器75的情况下是直接进行的，而在计数器76-80的情况下是通过门82-87进行的。计数器76由线51和53通过门82进行控制，并且记录所有向前的有效转换。计数器77通过门83由线53和线51（输入被反相）控制，它记录全部有效的向后转换。记数器78通过门84由线50、53控制，并记录在预期的APC1位中的全部有效转换。类似地，记数器79通过门85由反相的线50和线53控制并将输入反相，并在预期的APC0位中记录全部有效转换。记录器80在给定的APC位内对给定的方向记录接连的有效转换。如果先前的方向在其后的识别的APC位上继续，则“异或”门88导通，受到定时并用来提供增加或减少的输入给计数器80的触发器94仍保持在先前的（高）状态上，输入给门87上的有效转换使时钟相φ3通到计数器80，从而增加有效计数的数目。在方向变化时，“异或”门使触发器94翻转，计数器80的计数值在每个时钟相φ3上都将减少。如果在线53上设置了无效计数标志，或复位线90被激励，“或”门93就将计数器80复位。如上所述，前面的连续的效转换寄存器81在相φ2上通过如前所述的“与”门89被计数器80加载，只要在线53中的当时的位是无效的，并且计数器80的输出不是0（控制是通过“异或”门95进行的）。在时钟相φ4中，如果计数器76中的全部向前的值等于计数器77中的全部向后的值，则“异或”门99向“与”门91的反相输入端传去一低输出，它通过“或”门92将线90复位，从而将所有计数器和寄存器75-81复位到它们的初始状态。当系统复位线96或编码逻辑复位线97被激励时也发生通过“或”门92的复位。
在图7中结束和编码逻辑被加到计数器75-81的存数上以确定何时出现局部状态序列的末端并为随后的处理提供输出。计数器76、77中的值向比较器100提供输入，比较器100的在线101上的输出表示带向前移动（逻辑1）或向后移动（逻辑0）。寄存器78、79中的全部有效APC1计数和全部有效APC0计数被输给比较器102，除非存数相等，它将给出逻辑0输出;门102的输出在线103上。如果线103中的输出为逻辑0，局部状态循环（APC位）有大半可能性会被正确解码，这将在随后的逻辑电路中被识别。如果比较器104检测到的APC0寄存器79中的存数为零，而比较器102确定寄存器78、79的存数相等，则来自比较器104的输出和线103中的输出使“与”门105导通以表明在线106上的主要错误。线106中的错误标志将直接被送到做处理机12并在显示器12上给出错误指示。寄存器78、79的存数将送给比较器107，它在线108中的输出表明检测的APC位是逻辑0还是逻辑1。
线101、103、106、108中的数据被送给输出锁存器109，而图7中其余的逻辑电路用来控制是否给后面的处理提供输出。根据第一个规则，如果现行状态等于局部状态序列的初始状态，并且相连的有效转换大于或等于阈值，则锁存器109中的输出将通过。相应地，寄存器54中的现行状态被加到比较器110的一个输入端，比较器110的另一输入端加有等于局部状态序列初始值（在这个情况下为0011）的值。比较器110的输出被加到“与”门111的一个输入端，“与”门111的另一输入端通过阈值比较器112加有相连转换计数器80的存数。如果门111的两个输入端是高的，将有逻辑1输出加到“或”门113上，该输出使“与”门114导通去以将锁存器109定时在下一个时钟相φ5上，从而将状态计数输出锁存到锁存器成缓冲器109中。根据第二个规则，如果下面四个条件成立，则输出锁存器109将通过“或”门113和“与”门114被定时在φ5上：
（a）先前的相连有效转换计数器81的存数超过由比较器115设定的阈值;
（b）有效线53受到置位;
（c）现行方向与来自比较器88的输入线116上表示的先前的有效方向一致;
（d）比较器118判定线52中的现行指数小于寄存器60保持的先前有效指数。
当以上四个条件得到满足时，门117的输出变为逻辑1。这个规则的目的是考虑检测在状态字组的边界上造成不能识别上一字组已结束且新的字组已检测到的误差。
根据第三个规则，如果现行指数等于先前的有效指数并等于零（表明没有带的移动）而且转换的数目表明接近循环的末端（在此情况下为7个转换）则门113、114给输出锁存器109定时。所以必须提供以下条件：
（a）转换计数寄存器75中的值通过阈值（＞7）检测器119向“与”门120提供导通输入;
（b）先前面有效指数寄存器60的存数和线52中的现行指数都由比较器121确定为等于0，从而向“与”门120提供导通输入。
第三个规则的作用是产生独立于字组末端上的错误的转换。
图8显示了状态计数逻辑电路，它根据位置寄存器60中的先前有效指数和方向寄存器61中的先前有效方向在现行读出APC状态序列中识别计数器的位置。累加器62被定时在时钟相φ3以从寄存器60输入先前有效指数值，在时钟相φ4上累加器62中的值增加1。在时钟相φ5上累加器62中的新值被输入锁存器63，以同来自寄存器61的带方向一起作为提供给微处理器12的状态计数输入。所以微机12能得到所读出的局部状态序列中的带位置，从而给出带1的精确位置。
由此，为由微机12直接进行处理数字处理逻辑电路9的局部状态解码级把局部状态计数输出同APC位，带方向和错误标志信息一起输给后面的构成数字处理逻辑9一部分的APC解码逻辑电路。
图9-11的APC解码逻辑电路接收来自图5-8的局部编码逻辑电路的APC位信息，并将相继的APC位组合成n位APC字该APC字在本例中有十一位长的并存储在n位长的定时在每个APC位检测上的移位寄存器中。它包括当从初始态定时时复制出设置在带上的APC位序列的APC码发生器，用于确定APC码发生器的状态同检测APC字移位寄存器的状态的匹配的比较器，用于表明实现匹配需要多少寄存器时钟脉冲的计数器，该计数器中的值表示APC序列中的位置，即表明带的位置。
提供了相应的装置，以对码发生器设初值和快速定时，直到实现匹配，接着将依次输入的APC位定时，以使APC字移位寄存器的位组合受到APC码发生器的状态跟踪。错误检验由“超前”（lookahead）装置提供，其中把输入的APC位同来自APC码发生器的预期APC位比较，如果末获得匹配就置错误标志。
图9的电路控制经锁存器109输入的APC数据的处理的其中在每个APC位上都在伪随机位发生器（PRBG）时钟线上产生时钟脉冲的正常模式，和其中系列APC位受到计数以允许重新计算带位置的复位模式之间的翻转。在错误情况下，“或”门130接收从APC半位输出线103通过锁存器109传来的输入或来自线129（图11）的无效APC位，以表明局部状态逻辑已不能将局部状态序列解码，或者表明来自局部状态逻辑电路的APC位不是APC序列中所预期的下一位。
在这些情况任一个中，“或”门130的输出变为高电平且定时在下一个系统的时钟上，从而通过锁存器131传到复位线132上。如果通过线133和输出端口13从微处理器12接到复位信号，线132也变成高电平的。复位线132的状态通过“或”门134传输，以使n位计数器135复位，送到线132上的错误信号将对锁存器136定时，使坏APC线137变成低电平，在线137上的状态也输到方向匹配“或”门138的一个输入端，它的来自线101的另一个输入在带向前动时处于逻辑1，来自门138的方向输出在线139上。
线101上的值也输入锁存器140，当相φ3的APC时钟信号出现在线142中时，它的存数由线141取出。线101上的向前方向和线141上的上一个向前方向在“异或”门143上比较，如果它们不同则将导致方向变化线144被置位。线144上的方向变化信号也被反相并输入“与”门145，它的另一输入是APC时钟相φ3，它的输出传到时钟输入计数器135。计数方向由线101、146中的值控制，以便当线146中的信号是高的时，计数器135计入正值，当信号是低的时，计入负值。移位寄存器计数器135具有＞11或＜-11（依赖于线146的状态）的输出，它构成“或”门147的输入它通过线148对锁存器149定时。锁存器149的输入是恒定的逻辑1。锁存器136的输入是恒定的逻辑0。锁存器136、149通过作为“与”门151一个输出的线150被导通。给“与”门151的输入是比较器输入152（图11）和来自锁存器149的“达到匹配”输出153。假定在PRBG移位寄存器164中的值与在APC移位寄存器184中的值不同，则比较线152是高的，“达到匹配”线153也将是高的，且线150也是高的，从而使锁存器149导通，136。锁存器149、136的输出被作为反相和正常的输入，同在155并作为“或”门157的输入而出现在输出线156的系统时钟脉冲一起输给门154。所以在错误情况下，系统时钟等于伪随机位发生器（PRBG）时钟信号158。在非错状态下，线137被置于逻辑1，它使线142中的APC时钟相T3通过“与”门159，输出线160，和“或”门157，从而使线142上的APC时钟提供PRBG时钟信号158。所以当APC位被解码成线142中表示的脉冲时，判定逻辑将线158上的输出在其中出现来线155的快速系统时钟脉冲的错误状态和其中出现时钟脉冲的正常模式之间翻转。
图10显示了在数字处理电路中产生对应于带上的APC位序列的一系列伪随机数的伪随机位或数发生器。可以根据带的移动方向对它进行控制以产生位于现行APC位置之上或之下的APC位，并产生对应于伪随机数序列中APC序列的位置的APC计数。线158上的PRBG时钟脉冲连到进行按方向线101的翻转进行计数APC上/下计数器161上。时钟线158和方向变化线144输入到门162，门162的在线163中的输出向n位移位寄存器164的提供时钟信号，寄存器164定时方向由方向线101设置，并可通过线132复位（图9）。移位寄存器具有输入端169、170和取在中间位置165-168上的分接头。分接头165、167构成给“异或”门171的输入，“异或”门171的输出端提供了移位寄存器164的输入端169。分接头166、168构成给“异或”门172的输入，“异或”门172的输出端给移位寄存器164提供输入端170。选择这种分接头和门的组合来产生合适的伪随机序列。分接头166、170构成给选择器173的输入端，它的输出174依赖于线139中的匹配方向值的状态。这样在正常操作中，线139在向前和向后的带移动之间改化状态，但是在错误情况下，线139保持在逻辑0上，所以选择器173、176被根据向前移动时移位寄存器164的接头而设置。类似地，来自移位寄存器的分接头169、175构成给选择器176的输入端，选择器176的输出177依赖于线189中的匹配方向值。来自选择器173、176的输出线174、177中的位是APC序列中的下一个期望向前和向后位。这样，对于带1上的APC码（它将由起编码器作用的类似的时钟移位寄存器产生）寄存器并且提供“超前”设备。
图11显示如何将探测到的APC位收集起来用于比较。在174、177上的期望APC位被输到由线101中的信号控制的选择器182上，并且其中之一作为线181中的输出被传送。如果线101高，则输出线174中的向前位（位f），否则输出在线177中的向后位（位b）。线181中的期望APC位构成给选择器180的一个输入，它的另一输入位是线108中的解码APC位。选择器180由坏APC信号线137控制，以在正常条件下把期望位181传到线183，从而在将单个APC位解码时允许解码APC移位寄存器184忽略错误，或者在复位情况下当累加新APC码时传送线108中的译码的位。在183的检测或替换APC码顺序输入并通过n位移位寄存器184，寄存器184累加包括最后n个解码或替换APC位（在此n＝11）的APC字。“异或”门185将181上的预期APC位同108上的解码位比较。如果它们相等，门185的输出186仍处于低电平，但是如果它们不同则门185的输出186将变高。在没有APC hlf信号时，构成给“与”门187的反相输入的线103中的信号是低的。在预期的和解码的APC位匹配时，输给门187的来自线186的输入仍保持为低的，并且门187的输出188也保持为低的：否则线186和188变成高的，表示预期的和译码的APC位不匹配。如果APC半值线103是高的，表示在来自局部状态译码的APC位中不确定，则线188将仍保持为低的，而不管线186的状态如何。在门185上检测到的解码和预期APC位的不匹配将使锁存器202置位（在后面描述）以表明1位错误，并开始错误计数器207的定时。
在方向变化线144上的反相方向变化信号和线192中的T2相的APC CLK信号构成给“与”门191的输入，所以当线144被置为低时APC时钟脉冲通过到线190。当方向变化输入线144是低的时，相T2的APC CLK信号出现在移位寄存器184的时钟输入195上。线188、190上的信号结合在“与”门189上。与门189的输出线201将也携带相T2的APC CLK信号，条件是（ⅰ）APC hlf线103保持在低电平，（ⅱ）方向变化线144保持为低的，（ⅲ）线186和188已变为高的，表明预期和译码APC位不同。
“与”门189的输出线201中的相T2APC CLK脉冲作为给锁存器202的时钟输入和给“与”门203的输入出现。线201中的APC CLK脉冲的作用是：（a）当线201变成高的时设置具有逻辑1输入高电平的锁存器202的输出，（b）当“与”门203导通时通过线220传到无效APC线129。
当第一个错误的APC位被检测到时，错误计数器207受到清除并将其置位以计数下面一组APC位，使保持跟踪与在移位寄存器184中正在建立的序列相关的替换APC位。当没有带方向变化并提供反相输入给“与”门216的方向变化线144是低的时，门216使由线217携带的相T1APC CLK脉冲通过，而且时钟脉冲由输出线215传至“与”门213。当输入215将相T1APC CLK脉冲输给门213时，“与”门213的输出212携带时钟信号。
“与”门213的输入214将被锁存器202锁存在高电平，表明APC位处在错误中。如果译码的APC位是或曾是错误的，而作为结果的替换APC位是存在于移位寄存器184中的n个APC位之一，则当每个解码APC位产生时，错误计数器207将被相T1APC CLK脉冲定时。如果在线101中的给计数器207的带方向输入是低的则计数器207中的计数对每个时钟脉冲是减少的，但是如果线101是高的，则计数器207的计数是增加的。如果计数器207中的计数达到n或-n，则输出230或输出231被设置成高的，这些线向“或”门210提供输入。当线230或231的之一变为高的，则“或”门210的输出线211也设置成高的，这条线向“或”门204提供逻辑1输入，从而输出线218变成高的并通过“或”门204将错误计数器207复位成零，上述“或”门204也在线132上传送复位信号。所以如果解码APC位在向前或向后和带运行中与预期值不匹配，则预期APC位将被输入移位寄存器184以代替错误的解码位，通过后面的带移动，由n个相连时钟脉冲除掉移位寄存器184中的被替代位，随后错误计数器207被复位为零。线211的高值也输入到“或”门221，使其输出线变成高的并将锁存器202复位。（另一个输到“或”门221的输入是通过复位线132的）。来自锁存器202的线220中的随后的低输出通过线214输入给“与”门213，它现在不输出相T1的APC CLK脉冲给计数器207。因为其在线220上的输入是低的，所以“与”门203也被截止，相T2APC CLK脉冲不再能通到线129上。所以错误解码APC位可由预期APC位代替，并且保持移位寄存器184中的n位APC码，只要下一个n个解码APC位与它们的预期值匹配。因为锁存器202的输出220在相应的相T2APC时钟脉冲期间是低的，所以在第一个无效的APC位上的无效的APC线129上没有输出出现。但是图11的电路在nAPC位的一个字内通过在线129上输出无效APC标志，并迫使系统复位来，从而响应第二个错误位。如果前面的错误已检测到并且替代的APC位仍在移位寄存器184中，则锁存器202的输出线202被设置为高的，并导通“与”门203。如果发生第二个错误，则至“与”门203的输入线201再次变为高的，将无效APC输出线129设置成高的并迫使系统复位。通过这种方式，图11的电路可从n位序列中的单个APC位错误中恢复，但如果在同一序列中出现第二个错误则将复位，造成图9的判定逻辑电路复位。
假定在144上没有方向变化，线192上的相T2输入APC CLK脉冲通过“与”门191和线190传到移位寄存器184的时钟输入端195，移位寄存器184在线196上的n-APC检测位输出构成比较器197的一个输入，其另一输入200是在移位寄存器164中产生的APC码的现行值。当在解码器或PRBG移位寄存器164中产生的APC码与寄存器184中的检测和解码APC位序列匹配时，比较器157的输出线152是低的，并给门151提供使线158上的时钟脉冲在来自线155的系统时钟信号和来自线142的APC时钟信号之间转换的输入。这样，APC解码移位寄存器164被系统时钟脉冲快速定时直至获得匹配，并在此只要比较器197上的匹配得到保持，状态只随着APC位的输入而改变。
假设有效的转换已在局部状态和APC电平上检测到，锁存器63中的状态计数输出和APC计数器161中的值将可经输入端口11提供给微处理器12，在那里它们由位置分析程序结合以得出带1相对于外壳6的位置，这个位置通过显示RAM18输出到液晶显示器23。