移位寄存器、其驱动方法、栅极驱动电路及显示装置.pdf

本发明公开了一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：第一边沿触发器、第二边沿触发器和数据选择器。本发明实施例利用边沿触发器和数据选择器实现移位寄存器，由于边沿触发器和数据选择器一般均由与非门构成，电路重复性高，因此可以提高移位寄存器内部的电路重复性，从而降低GOA版图设计的复杂度。并且，由于边沿触发器具有保持输出信号的功能，因此在由多个移位寄存器组成的在栅极驱动电路中不需要输入复位信号，从而可以省去两级移位寄存器之间用于传输复位信号的连接线，进而进一步降低GOA版图设计的复杂度。

1.  一种移位寄存器，其特征在于，包括：第一边沿触发器、第二边沿触发器和数据选择器，其中；
所述第一边沿触发器用于在第一时钟信号和输入信号的控制下，或在第二时钟信号和所述输入信号的控制下，向所述数据选择器输出第一信号；其中，所述第一信号的有效脉冲的宽度为所述输入信号的有效脉冲的宽度的2倍，所述第一信号的有效脉冲与所述输入信号的有效脉冲相位相同，且所述第一信号的有效脉冲相对所述输入信号的有效脉冲延迟所述第一时钟信号的1/2周期或所述第二时钟信号的1/2周期；
所述第二边沿触发器用于在所述第二时钟信号和所述输入信号的控制下，向所述数据选择器输出第二信号；其中，所述第二信号的相位与所述第一信号的有效脉冲的相位相反；
所述数据选择器用于在第三时钟信号的控制下，选择所述第一信号或所述第二信号通过输出信号端输出；
所述第一时钟信号与所述第二时钟信号相位相反。

2.  如权利要求1所述的移位寄存器，其特征在于，所述第一边沿触发器和所述第二边沿触发器均为上升沿触发的D触发器，或均为下降沿触发的D触发器；
所述第一边沿触发器的输入端与所述输入信号相连，所述第一边沿触发器的时钟信号输入端与所述第一时钟信号相连，所述第一边沿触发器的输出端与所述数据选择器的第一输入端相连；
所述第二边沿触发器的输入端与所述输入信号相连，所述第二边沿触发器的时钟信号输入端与所述第二时钟信号相连，所述第二边沿触发器的输出端与所述数据选择器的第二输入端相连。

3.  如权利要求1所述的移位寄存器，其特征在于，所述第一边沿触发器为上升沿触发的D触发器，所述第二边沿触发器为下降沿触发的D触发器； 或所述第一边沿触发器为下降沿触发的D触发器，所述第二边沿触发器为上升沿触发的D触发器；
所述第一边沿触发器的输入端与所述输入信号相连，所述第一边沿触发器的时钟信号输入端与所述第二时钟信号相连，所述第一边沿触发器的输出端与所述数据选择器的第一输入端相连；
所述第二边沿触发器的输入端与所述输入信号相连，所述第二边沿触发器的时钟信号输入端与所述第二时钟信号相连，所述第二边沿触发器的输出端与所述数据选择器的第二输入端相连。

4.  如权利要求2或3所述的移位寄存器，其特征在于，所述数据选择器的选择端与第三时钟信号相连，用于在所述第三时钟信号为高电平信号时，输出第一输入端所接收的所述第一信号，在所述第三时钟信号为低电平时，输出第二输入端所接收的所述第二信号；或者在所述第三时钟信号为低电平信号时，输出第一输入端所接收的所述第一信号，在所述第三时钟信号为高电平时，输出第二输入端所接收的所述第二信号。

5.  如权利要求4所述的移位寄存器，其特征在于，所述数据选择器具体包括：第一与非门、第二与非门、第三与非门和第四与非门；其中，
所述第一与非门的第二输入端与所述第二与非门的第一输入端和所述第二与非门的第二输入端相连，为所述数据选择器的选择端；
所述第一与非门的输出端与所述第四与非门的第一输入端相连；
所述第二与非门的输出端与所述第三与非门的第一输入端相连；
所述第三与非门的输出端与所述第四与非门的第二输入端相连；
所述第四与非门的输出端与所述移位寄存器的输出信号端相连；
所述第一与非门的第一输入端为所述数据选择器的第一输入端，所述第三与非门的第二输入端为所述数据选择器的第二输入端；或所述第一与非门的第一输入端为所述数据选择器的第二输入端，所述第三与非门的第二输入端为所述数据选择器的第一输入端。

6.  如权利要求5所述的移位寄存器，其特征在于：
当所述第一边沿触发器和所述第二边沿触发器均为上升沿触发的D触发器时，或所述第一边沿触发器为下降沿触发的D触发器，所述第二边沿触发器为上升沿触发的D触发器时，所述输入信号的有效脉冲相对所述第二时钟信号的上升沿延迟在90度之内；且所述输入信号的有效脉冲的宽度为所述第二时钟信号的1/2周期宽度；
当所述第一边沿触发器和所述第二边沿触发器均为下降沿触发的D触发器时，或所述第一边沿触发器为上升沿触发的D触发器，所述第二边沿触发器为下降沿触发的D触发器时，所述输入信号的有效脉冲相对所述第二时钟信号的下降沿延迟在90度之内；且所述输入信号的有效脉冲的宽度为所述第二时钟信号的1/2周期宽度。

7.  如权利要求6所述的移位寄存器，其特征在于：
当所述第一边沿触发器和所述第二边沿触发器均为上升沿触发的D触发器时，或当所述第一边沿触发器为下降沿触发的D触发器，所述第二边沿触发器为上升沿触发的D触发器时，所述第三时钟信号为所述第二时钟信号，所述第一与非门的第一输入端为所述数据选择器的第二输入端，所述第三与非门的第二输入端为所述数据选择器的第一输入端；
当所述第一边沿触发器和所述第二边沿触发器均为上升沿触发的D触发器时，所述第三时钟信号为所述第一时钟信号，所述第一与非门的第一输入端为所述数据选择器的第一输入端，所述第三与非门的第二输入端为所述数据选择器的第二输入端；
当所述第一边沿触发器和所述第二边沿触发器均为下降沿触发的D触发器时，或当所述第一边沿触发器为上升沿触发的D触发器，所述第二边沿触发器为下降沿触发的D触发器时，所述第三时钟信号为所述第二时钟信号，所述第一与非门的第一输入端为所述数据选择器的第一输入端，所述第三与非门的第二输入端为所述数据选择器的第二输入端；
当所述第一边沿触发器和所述第二边沿触发器均为下降沿触发的D触发器时，所述第三时钟信号为所述第一时钟信号，所述第一与非门的第一输入端为所述数据选择器的第二输入端，所述第三与非门的第二输入端为所述数据选择器的第一输入端。

8.  一种移位寄存器的驱动方法，其特征在于，所述移位寄存器包括：第一边沿触发器、第二边沿触发器和数据选择器；所述驱动方法包括：
向所述第一边沿触发器输入第一时钟信号和输入信号，或第二时钟信号和所述输入信号，同时向所述第二边沿触发器输入所述第二时钟信号和所述输入信号；
所述第一边沿触发器在接收到所述第一时钟信号和所述输入信号，或所述第二时钟信号和所述输入信号后，向所述数据选择器输出第一信号；其中，所述第一信号的有效脉冲的宽度为所述输入信号的有效脉冲的宽度的2倍，所述第一信号的有效脉冲与所述输入信号的有效脉冲相位相同，且所述第一信号的有效脉冲相对所述输入信号的有效脉冲延迟所述第一时钟信号的1/2周期或所述第二时钟信号的1/2周期；
所述第二边沿触发器在接收到所述第二时钟信号和所述输入信号后，向所述数据选择器输出第二信号；其中，所述第二信号的相位与所述第一信号的有效脉冲的相位相反；
所述数据选择器在接收所述第一信号和所述第二信号的同时接收第三时钟信号，并根据所述第三时钟信号选择将所述第一信号或所述第二信号输出；
所述第一时钟信号与所述第二时钟信号相位相反。

9.  如权利要求8所述的驱动方法，其特征在于：所述第一边沿触发器和所述第二边沿触发器均为上升沿触发的D触发器，或所述第一边沿触发器为下降沿触发的D触发器，所述第二边沿触发器为上升沿触发的D触发器；
所述输入信号的有效脉冲相对所述第二时钟信号的上升沿延迟在90度之内；且所述输入信号的有效脉冲的宽度为所述第二时钟信号的1/2周期宽度；
所述第三时钟信号与所述第一时钟信号相同，所述数据选择器在所述第三时钟信号为高电平信号时，输出第一输入端所接收的所述第一信号，在所述第三时钟信号为低电平时，输出第二输入端所接收的所述第二信号；或者所述第三时钟信号与所述第二时钟信号相同，所述数据选择器在所述第三时钟信号为低电平信号时，输出第一输入端所接收的所述第一信号，在所述第三时钟信号为高电平时，输出第二输入端所接收的所述第二信号。

10.  如权利要求8所述的驱动方法，其特征在于：所述第一边沿触发器和所述第二边沿触发器均为下降沿触发的D触发器，或所述第一边沿触发器为上升沿触发的D触发器，所述第二边沿触发器为下降沿触发的D触发器；
所述输入信号的有效脉冲相对所述第二时钟信号的下降沿延迟在90度之内；且所述输入信号的有效脉冲的宽度为所述第二时钟信号的1/2周期宽度；
所述第三时钟信号与所述第一时钟信号相同，所述数据选择器在所述第三时钟信号为低电平信号时，输出第一输入端所接收的所述第一信号，在所述第三时钟信号为高电平时，输出第二输入端所接收的所述第二信号；或者所述第三时钟信号与所述第二时钟信号相同，所述数据选择器在所述第三时钟信号为高电平信号时，输出第一输入端所接收的所述第一信号，在所述第三时钟信号为低电平时，输出第二输入端所接收的所述第二信号。

11.  一种栅极驱动电路，其特征在于，包括串联的多个如权利要求1-7任一项所述的移位寄存器；其中，
第一级移位寄存器的输入信号由起始信号端输入，除第一级移位寄存器之外，其余各级移位寄存器的输入信号均由上一级移位寄存器的输出信号端输入。

12.  一种显示装置，其特征在于，包括如权利要求11所述的栅极驱动电路。

移位寄存器、其驱动方法、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器、其驱动方法、栅极驱动电路及显示装置。
背景技术
在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理等。液晶显示器包括数据驱动器(Source Driver)、栅极驱动装置(Gate Driver)及液晶显示面板等。其中，液晶显示面板中具有像素阵列，而栅极驱动装置用以依序开启像素阵列中对应的像素行，以将数据驱动器输出的像素数据传输至像素，进而显示待显图像。
目前，栅极驱动装置一般通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(Gate Driver on Array,GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
现有的栅极驱动装置通常由多个级联的移位寄存器构成，各级移位寄存器中包括有多个薄膜薄膜晶体管。但是在现有的栅极驱动装置中，由于各级移位寄存器中的每个薄膜薄膜晶体管都有独立的作用，需要分别设计，重复性不高，因此GOA版图(layout)设计的难度比较高。并且在现有的栅极驱动装置中，由于本级移位寄存器的输出信号通常会被同时用作下一级移位寄存器的输入信号及上一级移位寄存器的复位信号，这样在GOA版图布局布线的设计上也 会增加难度。
因此，如何降低GOA版图设计的复杂度是本领域技术人员亟需解决的技术问题。
发明内容
有鉴于此，本发明实施例提供一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，用以提高移位寄存器内部的电路重复性，及减少各级移位寄存器之间的连线数量，从而解决现有技术中GOA版图设计复杂度高的问题。
因此，本发明实施例提供的一种移位寄存器，包括：第一边沿触发器、第二边沿触发器和数据选择器，其中；
所述第一边沿触发器用于在第一时钟信号和输入信号的控制下，或在第二时钟信号和所述输入信号的控制下，向所述数据选择器输出第一信号；其中，所述第一信号的有效脉冲的宽度为所述输入信号的有效脉冲的宽度的2倍，所述第一信号的有效脉冲与所述输入信号的有效脉冲相位相同，且所述第一信号的有效脉冲相对所述输入信号的有效脉冲延迟所述第一时钟信号的1/2周期或所述第二时钟信号的1/2周期；
所述第二边沿触发器用于在所述第二时钟信号和所述输入信号的控制下，向所述数据选择器输出第二信号；其中，所述第二信号的相位与所述第一信号的有效脉冲的相位相反；
所述数据选择器用于在第三时钟信号的控制下，选择所述第一信号或所述第二信号通过输出信号端输出；
所述第一时钟信号与所述第二时钟信号相位相反。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一边沿触发器和所述第二边沿触发器均为上升沿触发的D触发器，或均为下降沿触发的D触发器；
所述第一边沿触发器的输入端与所述输入信号相连，所述第一边沿触发器 的时钟信号输入端与所述第一时钟信号相连，所述第一边沿触发器的输出端与所述数据选择器的第一输入端相连；
所述第二边沿触发器的输入端与所述输入信号相连，所述第二边沿触发器的时钟信号输入端与所述第二时钟信号相连，所述第二边沿触发器的输出端与所述数据选择器的第二输入端相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一边沿触发器为上升沿触发的D触发器，所述第二边沿触发器为下降沿触发的D触发器；或所述第一边沿触发器为下降沿触发的D触发器，所述第二边沿触发器为上升沿触发的D触发器；
所述第一边沿触发器的输入端与所述输入信号相连，所述第一边沿触发器的时钟信号输入端与所述第二时钟信号相连，所述第一边沿触发器的输出端与所述数据选择器的第一输入端相连；
所述第二边沿触发器的输入端与所述输入信号相连，所述第二边沿触发器的时钟信号输入端与所述第二时钟信号相连，所述第二边沿触发器的输出端与所述数据选择器的第二输入端相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述数据选择器的选择端与第三时钟信号相连，用于在所述第三时钟信号为高电平信号时，输出第一输入端所接收的第一信号，在所述第三时钟信号为低电平时，输出第二输入端所接收的第二信号；或者在所述第三时钟信号为低电平信号时，输出第一输入端所接收的第一信号，在所述第三时钟信号为高电平时，输出第二输入端所接收的第二信号。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述数据选择器具体包括：第一与非门、第二与非门、第三与非门和第四与非门；其中，
所述第一与非门的第二输入端与所述第二与非门的第一输入端和所述第二与非门的第二输入端相连，为所述数据选择器的选择端；
所述第一与非门的输出端与所述第四与非门的第一输入端相连；
所述第二与非门的输出端与所述第三与非门的第一输入端相连；
所述第三与非门的输出端与所述第四与非门的第二输入端相连；
所述第四与非门的输出端与所述移位寄存器的输出信号端相连；
所述第一与非门的第一输入端为所述数据选择器的第一输入端，所述第三与非门的第二输入端为所述数据选择器的第二输入端；或所述第一与非门的第一输入端为所述数据选择器的第二输入端，所述第三与非门的第二输入端为所述数据选择器的第一输入端。
进一步地，在本发明实施例提供的上述移位寄存器中，当所述第一边沿触发器和所述第二边沿触发器均为上升沿触发的D触发器时，或所述第一边沿触发器为下降沿触发的D触发器，所述第二边沿触发器为上升沿触发的D触发器时，所述输入信号的有效脉冲相对所述第二时钟信号的上升沿延迟在90度之内；且所述输入信号的有效脉冲的宽度为所述第二时钟信号的1/2周期宽度；
当所述第一边沿触发器和所述第二边沿触发器均为下降沿触发的D触发器时，或所述第一边沿触发器为上升沿触发的D触发器，所述第二边沿触发器为下降沿触发的D触发器时，所述输入信号的有效脉冲相对所述第二时钟信号的下降沿延迟在90度之内；且所述输入信号的有效脉冲的宽度为所述第二时钟信号的1/2周期宽度。
进一步地，在本发明实施例提供的上述移位寄存器中，当所述第一边沿触发器和所述第二边沿触发器均为上升沿触发的D触发器时，或当所述第一边沿触发器为下降沿触发的D触发器，所述第二边沿触发器为上升沿触发的D触发器时，所述第三时钟信号为所述第二时钟信号，所述第一与非门的第一输入端为所述数据选择器的第二输入端，所述第三与非门的第二输入端为所述数据选择器的第一输入端；
当所述第一边沿触发器和所述第二边沿触发器均为上升沿触发的D触发器时，所述第三时钟信号为所述第一时钟信号，所述第一与非门的第一输入端 为所述数据选择器的第一输入端，所述第三与非门的第二输入端为所述数据选择器的第二输入端；
当所述第一边沿触发器和所述第二边沿触发器均为下降沿触发的D触发器时，或当所述第一边沿触发器为上升沿触发的D触发器，所述第二边沿触发器为下降沿触发的D触发器时，所述第三时钟信号为所述第二时钟信号，所述第一与非门的第一输入端为所述数据选择器的第一输入端，所述第三与非门的第二输入端为所述数据选择器的第二输入端；
当所述第一边沿触发器和所述第二边沿触发器均为下降沿触发的D触发器时，所述第三时钟信号为所述第一时钟信号，所述第一与非门的第一输入端为所述数据选择器的第二输入端，所述第三与非门的第二输入端为所述数据选择器的第一输入端。
相应地，本发明实施例还提供了一种移位寄存器的驱动方法，所述移位寄存器包括：第一边沿触发器、第二边沿触发器和数据选择器；所述驱动方法包括：
向所述第一边沿触发器输入第一时钟信号和输入信号，或第二时钟信号和所述输入信号，同时向所述第二边沿触发器输入所述第二时钟信号和所述输入信号；
所述第一边沿触发器在接收到所述第一时钟信号和所述输入信号，或所述第二时钟信号和所述输入信号后，向所述数据选择器输出第一信号；其中，所述第一信号的有效脉冲的宽度为所述输入信号的有效脉冲的宽度的2倍，所述第一信号的有效脉冲与所述输入信号的有效脉冲相位相同，且所述第一信号的有效脉冲相对所述输入信号的有效脉冲延迟所述第一时钟信号的1/2周期或所述第二时钟信号的1/2周期；
所述第二边沿触发器在接收到所述第二时钟信号和所述输入信号后，向所述数据选择器输出第二信号；其中，所述第二信号的相位与所述第一信号的有效脉冲的相位相反；
所述数据选择器在接收所述第一信号和所述第二信号的同时接收第三时钟信号，并根据所述第三时钟信号选择将所述第一信号或所述第二信号输出；
所述第一时钟信号与所述第二时钟信号相位相反。
较佳地，在本发明实施例提供的上述驱动方法中，所述第一边沿触发器和所述第二边沿触发器均为上升沿触发的D触发器，或所述第一边沿触发器为下降沿触发的D触发器，所述第二边沿触发器为上升沿触发的D触发器；
所述输入信号的有效脉冲相对所述第二时钟信号的上升沿延迟在90度之内；且所述输入信号的有效脉冲的宽度为所述第二时钟信号的1/2周期宽度；
所述第三时钟信号与所述第一时钟信号相同，所述数据选择器在所述第三时钟信号为高电平信号时，输出第一输入端所接收的所述第一信号，在所述第三时钟信号为低电平时，输出第二输入端所接收的所述第二信号；或者所述第三时钟信号与所述第二时钟信号相同，所述数据选择器在所述第三时钟信号为低电平信号时，输出第一输入端所接收的所述第一信号，在所述第三时钟信号为高电平时，输出第二输入端所接收的所述第二信号。
较佳地，在本发明实施例提供的上述驱动方法中，所述第一边沿触发器和所述第二边沿触发器均为下降沿触发的D触发器，或所述第一边沿触发器为上升沿触发的D触发器，所述第二边沿触发器为下降沿触发的D触发器；
所述输入信号的有效脉冲相对所述第二时钟信号的下降沿延迟在90度之内；且所述输入信号的有效脉冲的宽度为所述第二时钟信号的1/2周期宽度；
所述第三时钟信号与所述第一时钟信号相同，所述数据选择器在所述第三时钟信号为低电平信号时，输出第一输入端所接收的所述第一信号，在所述第三时钟信号为高电平时，输出第二输入端所接收的所述第二信号；或者所述第三时钟信号与所述第二时钟信号相同，所述数据选择器在所述第三时钟信号为高电平信号时，输出第一输入端所接收的所述第一信号，在所述第三时钟信号为低电平时，输出第二输入端所接收的所述第二信号。
相应地，本发明实施例还提供了一种栅极驱动电路，包括串联的多个本发 明实例提供的上述任一种移位寄存器；其中，
第一级移位寄存器的输入信号由起始信号端输入，除第一级移位寄存器之外，其余各级移位寄存器的输入信号均由上一级移位寄存器的输出信号端输入。
相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一种栅极驱动电路。
本发明实施例提供的上述移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：第一边沿触发器、第二边沿触发器和数据选择器，其中；第一边沿触发器用于在第一时钟信号和输入信号的控制下，或在第二时钟信号和输入信号的控制下，向数据选择器输出第一信号；第二边沿触发器用于在第二时钟信号和输入信号的控制下，向数据选择器输出第二信号；数据选择器用于在第三时钟信号的控制下，选择第一信号或第二信号通过输出信号端输出。本发明实施例利用边沿触发器和数据选择器实现移位寄存器，由于边沿触发器和数据选择器一般均由与非门构成，电路重复性高，因此可以提高移位寄存器内部的电路重复性，从而降低GOA版图设计的复杂度。并且，由于边沿触发器具有保持输出信号的功能，因此在由多个移位寄存器组成的在栅极驱动电路中不需要输入复位信号，从而可以省去两级移位寄存器之间用于传输复位信号的连接线，进而进一步降低GOA版图设计的复杂度。
附图说明
图1a和图1b分别为本发明实施例提供的移位寄存器的结构示意图；
图2a为本发明实施例提供的数据选择器的具体结构示意图；
图2b为图2a提供的数据选择器的电路时序示意图；
图3a至图3d分别为本发明实施例提供的的移位寄存器中输入信号和第二时钟信号的时序关系示意图；
图4a至图4f分别为本发明实施例提供的的移位寄存器的具体结构示意图；
图5a至图5d分别为本发明实施例提供的的移位寄存器的电路时序示意图；
图6为本发明实施例提供的栅极驱动电路的结构示意图；
图7为本发明实施例提供的与非门的具体结构示意图；
图8为本发明实施例提供的移位寄存器的驱动方法的流程示意图。
具体实施方式
下面结合附图，对本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细地说明。
本发明实施例提供的一种移位寄存器，如图1a和图1b所示，包括：第一边沿触发器100、第二边沿触发器200和数据选择器300，其中；
如图1a所示，第一边沿触发器100用于在第一时钟信号CLK1和输入信号Input的控制下，或如图1b所示，在第二时钟信号CLK2和输入信号Input的控制下，向数据选择器300输出第一信号Out1；其中，第一信号Out1的有效脉冲的宽度为输入信号Input的有效脉冲的宽度的2倍，第一信号Out1的有效脉冲与输入信号Input的有效脉冲相位相同，且第一信号Out1的有效脉冲相对输入信号Input的有效脉冲延迟第一时钟信号CLK1的1/2周期或第二时钟信号CLK2的1/2周期；
第二边沿触发器200用于在第二时钟信号CLK2和输入信号Input的控制下，向数据选择器300输出第二信号Out2；其中，第二信号Out2的相位与第一信号Out1的有效脉冲的相位相反；
数据选择器300用于在第三时钟信号CLK3的控制下，选择第一信号Out1或第二信号Out2通过输出信号端Output输出；
第一时钟信号CLK1与第二时钟信号CLK2相位相反。
本发明实施例提供的上述移位寄存器，包括：第一边沿触发器、第二边沿触发器和数据选择器，其中；第一边沿触发器用于在第一时钟信号和输入信号 的控制下，或在第二时钟信号和输入信号的控制下，向数据选择器输出第一信号；第二边沿触发器用于在第二时钟信号和输入信号的控制下，向数据选择器输出第二信号；数据选择器用于在第三时钟信号的控制下，选择第一信号或第二信号通过输出信号端输出。本发明实施例利用边沿触发器和数据选择器实现移位寄存器，由于边沿触发器和数据选择器一般均由与非门构成，电路重复性高，因此可以提高移位寄存器内部的电路重复性，从而降低GOA版图设计的复杂度。并且，由于边沿触发器具有保持输出信号的功能，因此在由多个移位寄存器组成的在栅极驱动电路中不需要输入复位信号，从而可以省去两级移位寄存器之间用于传输复位信号的连接线，进而进一步降低GOA版图设计的复杂度。
具体地，在本发明实施例提供的上述移位寄存器中，第一边沿触发器和第二边沿触发器可以均为上升沿触发的触发器或均为下降沿触发的触发器，当然也可以是第一边沿触发器为上升沿触发的触发器，第二边沿触发器为下降沿触发的触发器，或第一边沿触发器为下降沿触发的触发器，第二边沿触发器为上升沿触发的触发器，在此不作限定。
具体地，当第一边沿触发器和第二边沿触发器可以均为上升沿触发的触发器或均为下降沿触发的触发器时，控制第一边沿触发器的时钟信号和控制第二边沿触发器的时钟信号为相位相反的时钟信号。当第一边沿触发器为上升沿触发的触发器，第二边沿触发器为下降沿触发的触发器，或第一边沿触发器为下降沿触发的触发器，第二边沿触发器为上升沿触发的触发器时，控制第一边沿触发器的时钟信号和控制第二边沿触发器的时钟信号为同一时钟信号。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图1a所示，第一边沿触发器100和第二边沿触发器200均可以为上升沿触发的D触发器，或第一边沿触发器100和第二边沿触发器200均可以为下降沿触发的D触发器；
第一边沿触发器100的输入端D与输入信号Input相连，第一边沿触发器 100的时钟信号输入端Clk与第一时钟信号CLK1相连，第一边沿触发器的输出端Q与数据选择器300的第一输入端A相连；
第二边沿触发器200的输入端D与输入信号Input相连，第二边沿触发器200的时钟信号输入端Clk与第二时钟信号CLK2相连，第二边沿触发器200的输出端Q与数据选择器300的第二输入端B相连。
或者，在本发明实施例提供的上述移位寄存器中，如图1b所示，第一边沿触发器100为下降沿触发的D触发器，第二边沿触发器200为上升沿触发的D触发器；或第一边沿触发器100为上升沿触发的D触发器，第二边沿触发器200为下降沿触发的D触发器；
第一边沿触发器100的输入端D与输入信号Input相连，第一边沿触发器100的时钟信号输入端Clk与第二时钟信号CLK2相连，第一边沿触发器100的输出端Q与数据选择器001的第一输入端A相连；
第二边沿触发器200的输入端D与输入信号Input相连，第二边沿触发器200的时钟信号输入端Clk与第二时钟信号CLK2相连，第二边沿触发器200的输出端Q与数据选择器002的第二输入端B相连。
具体地，在本发明实施例提供的上述移位寄存器中，上升沿触发的D触发器和下降沿触发的D触发器的具体结构与现有的上升沿触发的D触发器和下降沿触发的D触发器的结构相同，在此不作详述。
具体地，在本发明实施例提供的上述移位寄存器中，上升沿触发的D触发器的工作原理为：在时钟信号输入端的时钟信号从低电位变为高电位时，触发器才会发生锁存，锁存当前输入端D的信号，并将当前输入端D的信号从输出端Q输出，并保持输出端Q的信号为当前输入端D的信号至下一次时钟信号从低电位变为高电位。下降沿触发的D触发器的工作原理为：在时钟信号输入端的时钟信号从高电位变为低电位时，触发器才会发生锁存，锁存当前输入端D的信号，并将当前输入端D的信号从输出端Q输出，并保持输出端Q的信号为当前输入端D的信号至下一次时钟信号从高电位变为低电位。
具体地，本发明实施例提供的移上述位寄存器，只是以边沿触发器为边沿触发的D触发器为例进行说明的，当然也可以是边沿触发的其它触发器，在此不作限定。
进一步地，在本发明实施例提供的上述移位寄存器中，如图1a和图1b所示，数据选择器300的选择端S与第三时钟信号CLK3相连，用于在第三时钟信号CLK3为高电平信号时，输出第一输入端A所接收的第一信号Out1，在第三时钟信号CLK3为低电平时，输出第二输入端B所接收的第二信号Out2；或者在第三时钟信号CLK3为低电平信号时，输出第一输入端A所接收的第一信号Out1，在第三时钟信号为CLK3高电平时，输出第二输入端B所接收的第二信号Out2。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a所示，数据选择器300具体包括：第一与非门301、第二与非门302、第三与非门303和第四与非门304；其中，
第一与非门301的第二输入端与第二与非门302的第一输入端和第二与非门302的第二输入端相连，为数据选择器300的选择端S；
第一与非门301的输出端与第四与非门304的第一输入端相连；
第二与非门302的输出端与第三与非门303的第一输入端相连；
第三与非门303的输出端与第四与非门304的第二输入端相连；
第四与非门304的输出端与移位寄存器的输出信号端Output相连；
第一与非门301的第一输入端为数据选择器300的第一输入端A，第三与非门303的第二输入端为数据选择器300的第二输入端B；或第一与非门301的第一输入端为数据选择器300的第二输入端B，第三与非门303的第二输入端为数据选择器300的第一输入端A。
以上仅是举例说明移位寄存器中数据选择器的具体结构，在具体实施时，数据选择器的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
具体地，当本发明实施例提供的上述移位寄存器中的数据选择器采用上述四个与非门作为具体结构时，其工作原理为：1、当选择端S的信号为高电位时，第二与非门302的输出端的信号为低电位，此时无论第三与非门303的第二输入端的信号为高电位还是低电位，第三与非门303的输出端的信号均为高电位；当选择端S的信号为高电位时，当第一与非门301的第一输入端的信号为高电位时，第一与非门301的输出端的信号为低电位；第四与非门304的输出端的信号为高电位；当选择端S的信号为高电位时，当第一与非门301的第一输入端的信号为低电位时，第一与非门301的输出端的信号为高电位；第四与非门304的输出端的信号为低电位；即当选择端S的信号为高电位时，第四与非门304的输出端的信号与当第一与非门301的第一输入端的信号一致；2、当选择端S的信号为低电位时，无论第一与非门301的第一输入端的信号为高电位还是低电位，第一与非门301的输出端的信号均为高电位；当选择端S的信号为低电位时，第二与非门302的输出端的信号为高电位，此时当第三与非门303的第二输入端的信号为高电位时，第三与非门303的输出端的信号为低电位，第四与非门304的输出端的信号为高电位；当第三与非门303的第二输入端的信号为低电位时，第三与非门303的输出端的信号为高电位，第四与非门304的输出端的信号为低电位；即当选择端S的信号为低电位时，第四与非门304的输出端的信号与当第三与非门303的第二输入端的信号一致。
具体地，选择端、第一与非门301的第一输入端、第三与非门303的第二输入端、以及第四与非门304的输出端的输入输出信号时序图如图2b所示，其中图2b中301_1表示第一与非门301的第一输入端的信号，303_2表示第三与非门303的第二输入端的信号，304_O表示第四与非门304的输出端的信号，S表示选择端的信号。
进一步地，在本发明实施例提供的上述移位寄存器中，与非门的具体结构可以如图7所示，包括三个串联的N型开关晶体管T1、T2和T3；其中，
第一开关晶体管T1，其栅极为与非门的第一输入端In1，源极与第一参考 电压端VSS相连，漏极与第二开关晶体管T2的源极相连；
第二开关晶体管T2，其栅极为与非门的第二输入端In2，漏极分别与第三开关晶体管T3的漏极和与非门的输出端Out相连；
第三开关晶体管T3，其栅极和源极均与第二参考电压端VDD相连。
上面只是举例说明与非的结构，具体地，在具体实施时，与非门的结构还可以是现有的其它结构，在此不作限定。
进一步地，在本发明实施例提供的上述移位寄存器中，当第一边沿触发器和第二边沿触发器均为上升沿触发的D触发器时，或第一边沿触发器为下降沿触发的D触发器，第二边沿触发器为上升沿触发的D触发器时，如图3a和图3b所示，输入信号Input的有效脉冲相对第二时钟信号CLK2的上升沿延迟在90度之内(如图3a和图3b中θ所示)；且输入信号Input的有效脉冲的宽度为第二时钟信号CLK2的1/2周期宽度；
当第一边沿触发器和第二边沿触发器均为下降沿触发的D触发器时，或第一边沿触发器为上升沿触发的D触发器，第二边沿触发器为下降沿触发的D触发器时，如图3c和图3d所示，输入信号Input的有效脉冲相对第二时钟信号CLK2的下降沿延迟在90度之内(如图3c和图3d中θ所示)；且输入信号Input的有效脉冲的宽度为第二时钟信号CLK2的1/2周期宽度。
具体地，在本发明实施例提供的上述移位寄存器中，输入信号为高电平时为有效脉冲，也可以是输入信号为低电平时为有效脉冲，在此不作限定。其中图3a和图3c中是以输入信号Input为高电平时为有效脉冲为例，图3b和图3d中是以输入信号Input为低电平时为有效脉冲为例。
进一步地，在具体实施时，在本发明实施例提供的上述移位寄存器中，控制数据选择器的第三时钟信号可以与第一时钟信号相同，也可以与第二时钟信号相同，在此不作限定。
具体地，在本发明实施例提供的上述移位寄存器中，如图4a所示，当第一边沿触发器100和第二边沿触发器200均为上升沿触发的D触发器时，或如 图4b所示，当第一边沿触发器100为下降沿触发的D触发器，第二边沿触发器200为上升沿触发的D触发器时，第三时钟信号CLK3为第二时钟信号CLK2，第一与非门301的第一输入端为数据选择器300的第一输入端A，第三与非门303的第二输入端为数据选择器300的第二输入端B；
如图4c所示，当第一边沿触发器100和第二边沿触发器200均为上升沿触发的D触发器时，第三时钟信号CLK3为第一时钟信号CLK1，第一与非门301的第一输入端为数据选择器300的第一输入端A，第三与非门303的第二输入端为数据选择器300的第二输入端B；
如图4d所示，当第一边沿触发器100和第二边沿触发器200均为下降沿触发的D触发器时，或如图4e所示，当第一边沿触发器100为上升沿触发的D触发器，第二边沿触发器200为下降沿触发的D触发器时，第三时钟信号CLK3为第二时钟信号CLK2，第一与非门301的第一输入端为数据选择器300的第一输入端A，第三与非门303的第二输入端为数据选择器300的第二输入端B；
如图4f所示，当第一边沿触发器100和第二边沿触发器200均为下降沿触发的D触发器时，第三时钟信号CLK3为第一时钟信号CLK1，第一与非门301的第一输入端为数据选择器300的第二输入端B，第三与非门303的第二输入端为数据选择器300的第一输入端A。
下面分别以图4a至图4f所示的移位寄存器为例对本发明实施例移位寄存器的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号。
实例一：
以图4a所示的移位寄存器的结构为例对其工作过程作以描述，对应的输入输出时序图如图5a所示。具体地，选取如图5a所示的输入输出时序图中的t1、t2、t3、t4和t5五个时刻以及位于该5个时刻之间的T1、T2、T3和T4四个阶段。
在t1时刻，输入信号Input保持为0，第一时钟信号CLK1由1变为0， 由于第一边沿触发器为上升沿控制的D触发器，因此，第一边沿触发器输出的第一信号Out1仍与t1时刻之前的Input一致为0；第二时钟信号CLK2由0变为1，由于第二边沿触发器为上升沿控制的D触发器，因此，CLK2的上升沿触发第二边沿触发器锁存当前时刻的Input并输出，由于触发器一般会有一些延迟，因此，第二边沿触发器输出的第二信号Out2在t1时刻时仍与t1时刻之前的Input一致为0，在一段延迟时间之后，第二边沿触发器输出的第二信号Out2与t1时刻的Input一致仍为0。
在T1阶段，Input由0变为1，CLK1＝0，CLK2＝1，由于CLK1和CLK2均没有变化，因此第一边沿触发器输出的第一信号Out1仍为0，第二边沿触发器输出的第二信号Out2仍为0；在该阶段，由于CLK2＝1，CLK2控制数据选择器将输入其第二输入端的第二信号Out2输出给移位寄存器的输出信号端Output，因此Output的信号为0。
在t2时刻，Input保持为1，CLK2由1变为0，由于第二边沿触发器为上升沿控制的D触发器，因此，第二边沿触发器输出的第二信号Out2仍与T1阶段的Out2一致为0；CLK1由0变为1，由于第一边沿触发器为上升沿控制的D触发器，因此，CLK1的上升沿触发第一边沿触发器锁存当前时刻的Input并输出，由于触发器一般会有一些延迟，因此，第一边沿触发器输出的第一信号Out1在t2时刻时仍与T1阶段Out1一致为0，在一段延迟时间之后，第一边沿触发器输出的第一信号Out1与t2时刻的Input一致变为1。
在T2阶段，Input由1变为0，由于CLK1和CLK2均没有变化，因此第一边沿触发器输出的第一信号Out1在一段延迟时间之后由0变为1并一直保持为1，第二边沿触发器输出的第二信号Out2仍为0；在该阶段，由于CLK2＝0，CLK2控制数据选择器将输入其第一输入端的第一信号Out1输出给移位寄存器的输出信号端Output，因此Output的信号在一段延迟时间之后由0变为1并一直保持为1。
在t3时刻，Input保持为0，CLK1由1变为0，由于第一边沿触发器为 上升沿控制的D触发器，因此，第一边沿触发器输出的第一信号Out1仍与T2阶段的Out1一致为1；CLK2由0变为1，由于第二边沿触发器为上升沿控制的D触发器，因此，CLK2的上升沿触发第二边沿触发器锁存当前时刻的Input并输出，由于触发器一般会有一些延迟，因此，第二边沿触发器输出的第二信号Out2在t3时刻时仍与T2阶段Out2一致为0，在一段延迟时间之后，第二边沿触发器输出的第二信号Out2与t3时刻的Input一致仍为0。
在T3阶段，Input保持为0，由于CLK1和CLK2均没有变化，因此第一边沿触发器输出的第一信号Out1仍为1，第二边沿触发器输出的第二信号Out2仍为0；在该阶段，由于CLK2＝1，CLK2控制数据选择器将输入其第二输入端的第二信号Out2输出给移位寄存器的输出信号端Output，由于信号传输的延迟性，因此Output的信号在一段延迟时间之后由1变为0并一直保持为0。
在t4时刻，Input保持为0，CLK2由1变为0，由于第二边沿触发器为上升沿控制的D触发器，因此，第二边沿触发器输出的第二信号Out2仍与T3阶段的Out2一致为0；CLK1由0变为1，由于第一边沿触发器为上升沿控制的D触发器，因此，CLK1的上升沿触发第一边沿触发器锁存当前时刻的Input并输出，由于触发器一般会有一些延迟，因此，第一边沿触发器输出的第一信号Out1在t4时刻时仍与T3阶段Out2一致为1，在一段延迟时间之后，第一边沿触发器输出的第一信号Out1与t4时刻的Input一致变为0。
在T4阶段，Input保持为0，由于CLK1和CLK2均没有变化，因此第一边沿触发器输出的第一信号Out1在一段延迟时间之后由1变为0并一直保持为0，第二边沿触发器输出的第二信号Out2仍为0；在该阶段，由于CLK2＝0，CLK2控制数据选择器将输入其第一输入端的第一信号Out1输出给移位寄存器的输出信号端Output，因此Output的信号为0。
在t5时刻，Input保持为0，CLK1由1变为0，由于第一边沿触发器为上升沿控制的D触发器，因此，第一边沿触发器输出的第一信号Out1仍与T4阶段的Out1一致为0；CLK2由0变为1，由于第二边沿触发器为上升沿控制 的D触发器，因此，CLK2的上升沿触发第二边沿触发器锁存当前时刻的Input并输出，由于触发器一般会有一些延迟，因此，第二边沿触发器输出的第二信号Out2在t5时刻时仍与T4阶段Out2一致为0，在一段延迟时间之后，第二边沿触发器输出的第二信号Out2与t5时刻的Input一致仍为0。
上述移位寄存器利用边沿触发器和数据选择器实现移位寄存器的功能，由于边沿触发器和数据选择器一般均由与非门构成，电路重复性高，因此可以提高移位寄存器内部的电路重复性，从而降低GOA版图设计的复杂度。并且，由于边沿触发器具有保持输出信号的功能，因此在由多个移位寄存器组成的在栅极驱动电路中不需要输入复位信号，从而可以省去两级移位寄存器之间用于传输复位信号的连接线，进而进一步降低GOA版图设计的复杂度。
实例二：
以图4b所示的移位寄存器的结构为例对其工作过程作以描述，对应的输入输出时序图如图5b所示。具体地，选取如图5b所示的输入输出时序图中的t1、t2、t3、t4和t5五个时刻以及位于该5个时刻之间的T1、T2、T3和T4四个阶段。
在t1时刻，输入信号Input保持为0，第二时钟信号CLK2由0变为1，由于第一边沿触发器为下降沿控制的D触发器，因此，第一边沿触发器输出的第一信号Out1仍与t1时刻之前的Input一致为0；第二时钟信号CLK2由0变为1，由于第二边沿触发器为上升沿控制的D触发器，因此，CLK2的上升沿触发第二边沿触发器锁存当前时刻的Input并输出，由于触发器一般会有一些延迟，因此，第二边沿触发器输出的第二信号Out2在t1时刻时仍与t1时刻之前的Input一致为0，在一段延迟时间之后，第二边沿触发器输出的第二信号Out2与t1时刻的Input一致仍为0。
在T1阶段，Input由0变为1，CLK2＝1，由于CLK2没有变化，因此第一边沿触发器输出的第一信号Out1仍为0，第二边沿触发器输出的第二信号Out2仍为0；在该阶段，由于CLK2＝1，CLK2控制数据选择器将输入其第二 输入端的第二信号Out2输出给移位寄存器的输出信号端Output，因此Output的信号为0。
在t2时刻，Input保持为1，CLK2由1变为0，由于第二边沿触发器为上升沿控制的D触发器，因此，第二边沿触发器输出的第二信号Out2仍与T1阶段的Out2一致为0；CLK2由1变为0，由于第一边沿触发器为下降沿控制的D触发器，因此，CLK2的下降沿触发第一边沿触发器锁存当前时刻的Input并输出，由于触发器一般会有一些延迟，因此，第一边沿触发器输出的第一信号Out1在t2时刻时仍与T1阶段Out1一致为0，在一段延迟时间之后，第一边沿触发器输出的第一信号Out1与t2时刻的Input一致变为1。
在T2阶段，Input由1变为0，由于CLK2没有变化，因此第一边沿触发器输出的第一信号Out1在一段延迟时间之后由0变为1并一直保持为1，第二边沿触发器输出的第二信号Out2仍为0；在该阶段，由于CLK2＝0，CLK2控制数据选择器将输入其第一输入端的第一信号Out1输出给移位寄存器的输出信号端Output，因此Output的信号在一段延迟时间之后由0变为1并一直保持为1。
在t3时刻，Input保持为0，CLK2由0变为1，由于第一边沿触发器为下降沿控制的D触发器，因此，第一边沿触发器输出的第一信号Out1仍与T2阶段的Out1一致为1；CLK2由0变为1，由于第二边沿触发器为上升沿控制的D触发器，因此，CLK2的上升沿触发第二边沿触发器锁存当前时刻的Input并输出，由于触发器一般会有一些延迟，因此，第二边沿触发器输出的第二信号Out2在t3时刻时仍与T2阶段Out2一致为0，在一段延迟时间之后，第一边沿触发器输出的第二信号Out2与t3时刻的Input一致仍为0。
在T3阶段，Input保持为0，由于CLK2没有变化，因此第一边沿触发器输出的第一信号Out1仍为1，第二边沿触发器输出的第二信号Out2仍为0；在该阶段，由于CLK2＝1，CLK2控制数据选择器将输入其第二输入端的第二信号Out2输出给移位寄存器的输出信号端Output，由于信号传输的延迟性， 因此Output的信号在一段延迟时间之后由1变为0并一直保持为0。
在t4时刻，Input保持为0，CLK2由1变为0，由于第二边沿触发器为上升沿控制的D触发器，因此，第二边沿触发器输出的第二信号Out2仍与T3阶段的Out2一致为0；CLK2由1变为0，由于第一边沿触发器为下降沿控制的D触发器，因此，CLK2的下降沿触发第一边沿触发器锁存当前时刻的Input并输出，由于触发器一般会有一些延迟，因此，第一边沿触发器输出的第一信号Out1在t4时刻时仍与T3阶段Out2一致为1，在一段延迟时间之后，第一边沿触发器输出的第一信号Out1与t4时刻的Input一致变为0。
在T4阶段，Input保持为0，由于CLK2没有变化，因此第一边沿触发器输出的第一信号Out1在一段延迟时间之后由1变为0并一直保持为0，第二边沿触发器输出的第二信号Out2仍为0；在该阶段，由于CLK2＝0，CLK2控制数据选择器将输入其第一输入端的第一信号Out1输出给移位寄存器的输出信号端Output，因此Output的信号为0。
在t5时刻，Input保持为0，CLK2由0变为1，，由于第一边沿触发器为下降沿控制的D触发器，因此，第一边沿触发器输出的第一信号Out1仍与T4阶段的Out1一致为0；CLK2由0变为1，由于第二边沿触发器为上升沿控制的D触发器，因此，CLK2的上升沿触发第二边沿触发器锁存当前时刻的Input并输出，由于触发器一般会有一些延迟，因此，第二边沿触发器输出的第二信号Out2在t5时刻时仍与T4阶段Out2一致为0，在一段延迟时间之后，第二边沿触发器输出的第二信号Out2与t5时刻的Input一致仍为0。
上述移位寄存器利用边沿触发器和数据选择器实现移位寄存器的功能，由于边沿触发器和数据选择器一般均由与非门构成，电路重复性高，因此可以提高移位寄存器内部的电路重复性，从而降低GOA版图设计的复杂度。并且，由于边沿触发器具有保持输出信号的功能，因此在由多个移位寄存器组成的在栅极驱动电路中不需要输入复位信号，从而可以省去两级移位寄存器之间用于传输复位信号的连接线，进而进一步降低GOA版图设计的复杂度。
实例三：
以图4c所示的移位寄存器的结构为例对其工作过程作以描述，对应的输入输出时序图与图5a相同。具体地，选取如图5a所示的输入输出时序图中的t1、t2、t3、t4和t5五个时刻以及位于该5个时刻之间的T1、T2、T3和T4四个阶段。
在t1时刻，与实例一中t1时刻的工作原理相同，在此不作赘述。
在T1阶段，第一边沿触发器输出的第一信号Out1仍为0，第二边沿触发器输出的第二信号Out2仍为0；在该阶段，CLK1＝0，CLK1控制数据选择器将输入其第二输入端的第二信号Out2输出给移位寄存器的输出信号端Output，因此Output的信号为0。
在t2时刻，与实例一中t2时刻的工作原理相同，在此不作赘述。
在T2阶段，第一边沿触发器输出的第一信号Out1在一段延迟时间之后由0变为1并一直保持为1，第二边沿触发器输出的第二信号Out2仍为0；在该阶段，CLK1＝1，CLK1控制数据选择器将输入其第一输入端的第一信号Out1输出给移位寄存器的输出信号端Output，因此Output的信号在一段延迟时间之后由0变为1并一直保持为1。
在t3时刻，与实例一中t3时刻的工作原理相同，在此不作赘述。
在T3阶段，第一边沿触发器输出的第一信号Out1仍为1，第二边沿触发器输出的第二信号Out2仍为0；在该阶段，CLK1＝0，CLK1控制数据选择器将输入其第二输入端的第二信号Out2输出给移位寄存器的输出信号端Output，由于信号传输的延迟性，因此Output的信号在一段延迟时间之后由1变为0并一直保持为0。
在t4时刻，与实例一中t4时刻的工作原理相同，在此不作赘述。
在T4阶段，第一边沿触发器输出的第一信号Out1在一段延迟时间之后由1变为0并一直保持为0，第二边沿触发器输出的第二信号Out2仍为0；在该阶段，CLK1＝1，CLK1控制数据选择器将输入其第一输入端的第一信号Out1 输出给移位寄存器的输出信号端Output，因此Output的信号为0。
在t5时刻，与实例一中t5时刻的工作原理相同，在此不作赘述。
上述移位寄存器利用边沿触发器和数据选择器实现移位寄存器的功能，由于边沿触发器和数据选择器一般均由与非门构成，电路重复性高，因此可以提高移位寄存器内部的电路重复性，从而降低GOA版图设计的复杂度。并且，由于边沿触发器具有保持输出信号的功能，因此在由多个移位寄存器组成的在栅极驱动电路中不需要输入复位信号，从而可以省去两级移位寄存器之间用于传输复位信号的连接线，进而进一步降低GOA版图设计的复杂度。
实例四：
具体地，图4d所示的移位寄存器的结构为例对其工作过程与实例一中的移位寄存器的工作原理相似，区别在于实例一中第一边沿触发器和第二边沿触发器均为上升沿触发的D触发器，因此第一边沿触发器和第二边沿触发器分别第一时钟信号和第二时钟信号的上升沿时刻锁存当前时刻的Input并输出，而实例四中，第一边沿触发器和第二边沿触发器均为下降沿触发的D触发器，因此第一边沿触发器和第二边沿触发器分别第一时钟信号和第二时钟信号的下降沿时刻锁存当前时刻的Input并输出，具体工作过程在此不再赘述，实例四的具体时序图如图5c所示。
实例五：
具体地，图4e所示的移位寄存器的结构为例对其工作过程与实例二中的移位寄存器的工作原理相似，区别在于实例二中第一边沿触发器为下降触发的D触发器，第二边沿触发器为上升沿触发的D触发器，因此第一边沿触发器在第一时钟信号的下降沿时刻锁存当前时刻的Input并输出，第二边沿触发器在第二时钟信号的上升沿时刻锁存当前时刻的Input并输出；而实例五中，第一边沿触发器为上升沿触发的D触发器，第二边沿触发器为下降沿触发的D触发器，因此第一边沿触发器在第一时钟信号的上升沿时刻锁存当前时刻的Input并输出，第二边沿触发器在第二时钟信号的下降沿时刻锁存当前时刻的Input 并输出，具体工作过程在此不再赘述，实例五的具体时序图如图5d所示。
实例六：
具体地，图4f所示的移位寄存器的结构为例对其工作过程与实例四中的移位寄存器的工作原理相似，工作时序图也与实例四对应的工作时序图相同，具体工作过程在此不再赘述，实例六的具体时序图如图5c所示。
具体地，本发明的上述六个实例均是以输入信号的有效脉冲为高电平信号为例进行说明的，对于输出信号的有效脉冲为低电平信号的原理是相同，对应的时序图只需将图5a至图5d中的Out1、Out2和Output的相位取反，具体工作过程在此不再赘述。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图6所示，包括串联的多个移位寄存器：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)，第一级移位寄存器SR(1)的输入信号Input由起始信号端STV输入，除第一级移位寄存器SR(1)之外，其余各级移位寄存器SR(n)的输入信号Input均由上一级移位寄存器SR(n-1)的输出信号端Output_n-1输入。栅极驱动电路顺序地输出各级移位寄存器SR(n)的输出信号端Output_n输出的栅极驱动信号。
进一步地，在本发明实施例提供的上述栅极驱动电路中，时钟信号均输入各级移位寄存器中。
具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的栅极驱动电路，通过该栅极驱动电路为显示装置中阵列基板上的各栅线提供扫描信号，其具体实施可参见上述栅极驱动电路的描述，相同之处不再赘述。
基于同一发明构思，本发明实施例还提供了一种移位寄存器的驱动方法，该移位寄存器如图1a和图1b所示，包括：第一边沿触发器100、第二边沿触发器200和数据选择器300；如图8所示，该驱动方法可以包括以下步骤：
S801、向第一边沿触发器输入第一时钟信号和输入信号，或第二时钟信号和输入信号，同时向第二边沿触发器输入第二时钟信号和输入信号；
S802、第一边沿触发器在接收到第一时钟信号和输入信号，或第二时钟信号和输入信号后，向数据选择器输出第一信号；
其中，第一信号的有效脉冲的宽度为输入信号的有效脉冲的宽度的2倍，第一信号的有效脉冲与输入信号的有效脉冲相位相同，且第一信号的有效脉冲相对输入信号的有效脉冲延迟第一时钟信号的1/2周期或第二时钟信号的1/2周期；
S803、第二边沿触发器在接收到第二时钟信号和输入信号后，向数据选择器输出第二信号；
其中，第二信号的相位与第一信号的有效脉冲的相位相反；
S804、数据选择器在接收第一信号和第二信号的同时接收第三时钟信号，并根据第三时钟信号选择将第一信号或第二信号输出；
第一时钟信号与第二时钟信号相位相反。
具体地，在具体实施时，本发明实施例提供的上述驱动方法，当第一边沿触发器和第二边沿触发器均为上升沿触发的D触发器，或第一边沿触发器为下降沿触发的D触发器，第二边沿触发器为上升沿触发的D触发器时：
输入信号的有效脉冲相对第二时钟信号的上升沿延迟在90度之内；且输入信号的有效脉冲的宽度为第二时钟信号的1/2周期宽度；
第三时钟信号与第一时钟信号相同，数据选择器在第三时钟信号为高电平信号时，输出第一输入端所接收的第一信号，在第三时钟信号为低电平时，输出第二输入端所接收的第二信号；或者第三时钟信号与第二时钟信号相同，数据选择器在第三时钟信号为低电平信号时，输出第一输入端所接收的第一信号，在第三时钟信号为高电平时，输出第二输入端所接收的第二信号。
或者，具体地，在具体实施时，本发明实施例提供的上述驱动方法，当第一边沿触发器和第二边沿触发器均为下降沿触发的D触发器，或第一边沿触发 器为上升沿触发的D触发器，第二边沿触发器为下降沿触发的D触发器时：
输入信号的有效脉冲相对第二时钟信号的下降沿延迟在90度之内；且输入信号的有效脉冲的宽度为第二时钟信号的1/2周期宽度；
第三时钟信号与第一时钟信号相同，数据选择器在第三时钟信号为低电平信号时，输出第一输入端所接收的第一信号，在第三时钟信号为高电平时，输出第二输入端所接收的第二信号；或者第三时钟信号与第二时钟信号相同，数据选择器在第三时钟信号为高电平信号时，输出第一输入端所接收的第一信号，在第三时钟信号为低电平时，输出第二输入端所接收的第二信号。
本发明实施例提供的一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：第一边沿触发器、第二边沿触发器和数据选择器，其中；第一边沿触发器用于在第一时钟信号和输入信号的控制下，或在第二时钟信号和输入信号的控制下，向数据选择器输出第一信号；第二边沿触发器用于在第二时钟信号和输入信号的控制下，向数据选择器输出第二信号；数据选择器用于在第三时钟信号的控制下，选择第一信号或第二信号通过输出信号端输出。本发明实施例利用边沿触发器和数据选择器实现移位寄存器，由于边沿触发器和数据选择器一般均由与非门构成，电路重复性高，因此可以提高移位寄存器内部的电路重复性，从而降低GOA版图设计的复杂度。并且，由于边沿触发器具有保持输出信号的功能，因此在由多个移位寄存器组成的在栅极驱动电路中不需要输入复位信号，从而可以省去两级移位寄存器之间用于传输复位信号的连接线，进而进一步降低GOA版图设计的复杂度。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。