本发明总体上涉及锁相环，更具体地说是涉及用于锁相环中的备用方法和电路。 锁相环（PLL）在通讯应用中具有重要的用途。其用途之一是一种PLL频率合成器，它产生一个具有可编程（programmable）频率的输出信号，该输出信号用来调谐两个或更多的通讯信道。一个基准振荡器产生一个基准信号，该基准信号在一个基准计数器中记数以提供一个相位检测器的第一个输入。一个环路计数器的输出提供相位检测器的第二个输入。该相位检测器提供一个指示它的输入信号是否锁定（即具有相同的相位和频率）的电压信号。相位检测器的输出被在一个环路滤波器（如一个积分器）中进行滤波，它的输出提供给一个压控振荡器（VCO）作为输入信号。VCO的输出就是PLL频率合成器的输出，它然后在环路计数器中划分（divided）。如果希望获得不同的输出频率，用户只需改变基准计数器或环路计数器中的起始计数器值，PLL频率合成器的反馈环就会使得输出频率迅速锁定。
在许多应用中，VCO的输出频率相对于基准频率较大。例如，VCO可被编程输出一个具有1.2千兆赫（GHZ）的频率的信号。由于这一频率太高，无法在互补金属氧化物半导体（CMOS）回路中分割，环路计数器通常被分为两个部件：一个预定标器（prescaler）和一个也称为环路计数器的子序列计数器。预定标器可以由高速地双极电路构成，而环路计数器用CMOS电路实现。
在采用PLL频率合成器的许多产品中，低功耗是所考虑的一个关键问题。因此，这些产品经常把PLL频率合成器置于备用方式以节能。在备用方式下，预定标器、计数器和相位检测器均不工作以节能。VCO的输入基本上维持恒定，使得VCO的输出维持大约与PLL频率合成器进入备用之前的频率相同的频率。但是这会在退出备用时产生问题。在备用期间，VCO的输出信号的相位可能会有漂移，但频率不会。此外，当计数器被重新起动时，它们就不会同步，因而相位检测器就会检测到一个很大的偏差，尽管这一偏差反映的是相位的改变而不是频率的改变。由于这一虚假的大偏差的检测，即使所希望的频率可能是正确的，VCO也会改变其输出频率。因此，PLL进行锁定就会占用不希望的较长的时间。
此外，积分电路预定标器通常没有复位输入。这些积分电路需要采用低插针数以降低成本。另外，它们会需要在每一级上都装一只额外的切换晶体管以实现复位功能，这就增加了电压需求、功率消耗以及尺寸。因此，需要有一种在备用之后能迅速锁定并能够容易地与现有的预定标器电路进行接口的PLL频率合成器。
因此，以一种形式提供了一种改进锁相环中的备用恢复的方法。基准计数器、环路计数器部分和相位检测器响应于备用信号的激活而不工作。基准计数器和环路计数器部分二者均响应于备用信号的无效而被启动。压控振荡器（VCO）的输出信号响应于环路计数器输出信号的激活而与环路计数器部分的输入去耦合。VCO的输出信号响应于一个基准计数器的输出信号的激活而与环路计数器输入部分重新耦合。然后相位检测器才被启动。
在另一种形式里，提供了一种锁相环用的备用控制电路，包括有：计数器启动部分、门电路部分和一个相位检测器启动部分。计数器启动部分分别根据备用信号的失效或激活使得计数器启动信号激活或失效。门电路部分响应于备用信号失效以后第一次出现的环路计数器输出信号以预定的逻辑状态提供压控振荡器（VCO）输出信号。门电路部分响应于所述环路计数器输出信号第一次出现后的基准计数器输出信号第一次出现之后的VCO输入信号而提供VCO输出信号。相位检测器启动部分响应于所述备用信号的激活而使相位检测器启动信号失效，并响应于环路计数器输出信号第一次出现以后的基准计数器输出信号的第一次出现而使相位检测器启动信号重新激活。
从下面结合相应的附图进行的详细描述中可以更清楚地理解这些及其他的特性和优点。
图1是根据本发明的锁相环的方框图。
图2是图1的备用控制电路。
图1是依据本发明的锁相环（PLL）20的方框图。PLL20包括有基准计数器21，预定标器22，环路计数器23，相位检测器24，环路滤波器25，压控振荡器26和备用控制电路30。基准计数器21具有：一个从诸如石英振荡器（未示出）的信号源接收标为“FREF”的基准信号的输入端;一个接收标为“COUNTER EN ABLE”（计数器启动）信号的;和一个输出端用于提供标为“FR”的输出信号的。预定标22具有：一个接收标为“Fvco”信号的输入端;一个接收COUNTER EN ABLE（计数器启动）信号的控制输入端和一个输出端。环路计数器23具有：一个与预定标器22的输出相连的输入端;一个接收COUNTER EN ABLE信号的控制输入端;和一个提供标为“FV”的信号的输出端。相位检测器24具有：分别接收信号FR和FV的第一和第二输入端;一个接收标为“PHASE DETECTOR EN ABLE”（相位检测器启动）的信号的控制输入端;和一个提供标为“PDOUT”的信号的输出端。环路滤器25具有：一个接收PDOUT的输入端和一个输出端。VCO26具有：一个与环路滤波器25的输出端相连的输入端;和一个提供标为“FVCO”的PLL20的输出信号的输出端。备用控制回路30具有：接收信号FVCO的第一个输入端;接收标为“STANDBY”（备用）的信号的控制输入端;和提供FVCO′、COUNTER EN ABLE和PHASEDETECTOR EN ABLE信号的三个输出端。
在工作时，基准计数器21从基准振荡器（未示出）接收FREF并从预编程设置的数目开始递减计数到零。当它计数到零时，基准计数器21输出一个宽度为FREF的一个周期的脉冲信号FR，然后重复其计数循环。类似地，预定标器22响应于信号FVCO′而从一个预编程设置的或预先确定的数目递减计数到零，以在其输出提供给定数目的FVCO′循环。预定标器22的输出处于激活状态的时间长度并不重要，因为环路计数器23是根据从低到高的转换来计数的。预定标器22采用双极性技术实现，它可以是分立的，也可以与CMOS基准计数器21、环路计数器23和相位检测器24一起在一个采用双极性CMOS（BICMOS）技术的单片集成电路上实现。不过很明显，预定标器22可以用其他任何能够在高的射频（RF）下（通常频率范围为1.2GHZ或更高）切换的电路技术来实现，比如砷化镓。预定标器22的输出驱动环路计数器23的输入，环路计数器接着提供信号FV。因此VCO26的输出由预定标器22和环路计数器23两者的预编程计数值所决定的一个数划分（divided）。
相位检测器24是一个三态的相位检测器，当FR超前于FV时它提供一个正的电流脉冲;当FV超前FR时提供一个负电流脉冲;而当FR与FV同相时维持高阻抗状态。环路滤波器25是一个常规的低通环路滤波器，如积分器，它能保持PDOUT的历史值并向VCO26的输入端提供一个相应的电压作为响应。VCO26提供一个频率与环路滤波器25的输出电压成比例的输出信号FVCO。
备用控制电路30的作用是响应于STANDBY信号的激活和失效而启动或停止PLL20的各种元件。当信号STANDBY被激活（表示备用状态的开始）时，备用控制电路30使COUNTER EN ABLE信号失效，因而基准计数器21、预定标器22和环路计数器23均不工作。因而这种备用状态显著地降低了CMOS基准计数器21和CMOS环路计数器23的功耗，因为CMOS电路的功耗是与其切换速度成比例的。预定标器22也可以通过采用诸如在电流源回路中串联由STANDBY信号激活的开关，在备用状态下切断电源供应或类似的技术而被设计成在备用状态时用降低的功率工作。备用控制电路30还使信号PHASE DETECTOR EN ABLE信号失效，将PDOUT信号置为高阻态，并使FVCO维持在备用状态开始时所具有的频率上。备用控制电路30将信号FVCO传送至其输出端以提供信号FVCO′。
当使STANDBY信号失效时，备用控制电路30首先激活COUNTER EN ABLE信号。在FV信号第一次出现后，备用控制电路并不将FVCO传送给FVCO，而是将FVCO置为恒定的逻辑低值，以使预定标器22和环路计数器23的值不会减小。然后，在FR信号第一次出现之后，备用控制电路30就激活PHASE DETECTOR EN ABLE信号并选通FVCO′信号。因而在这一点上，基准计数器21及预定标器22和环路计数23二者均被锁定，假设在备用期间没有频率漂移，因而PLL20就被锁定了。
因此PLL20在备用状态期间以低功耗运行。PLL20从备用状态恢复时也不会产生输出频率的虚假的扰动（disrupting）。此外，备用控制电路30还可很好地适应于与不具有复位输入端的现役的双极集成电路预定标器进行接口。
图2表示了图1中的备用控制电路30。注意备用控制电路30仅仅是可用来实现图1的PLL20的可能的电路中的一个;其他的电路配置也是可能的，比如基于负逻辑的电路结构。备用控制电路30包括有：反向器31，延时元件32，D型触发器33和34，一个与门35，一个或门36和一个与门37。反向器31具有接收STANDBY信号的输入端和提供COUNTER EN ABLE的输出端。延时元件32具有接收STANDBY信号的输入端和一个输出端。触发器33具有：一个标为“D”的数据输入端，它被连接到标为“VSS”电源电压端上;一个标为“CLK”的时钟输入端，它用来接收信号FV;一个标为“SET”的设置输入端，它与延时元件32的输出相连接;以及一个标为“Q”的实际（true）输出端。VSS是一个更负的（more-negative）电源电压端，它与逻辑低电压电平相连。触发器34具有：一个与标为“VDD”的电源电压端相连的D输入端;一个接收信号FR的CLK输入端;一个与触发器33的Q输出端相连的RST输入端;以及一个Q输出端。VDD是一个更正的（more-positive）电源电压端，它与逻辑高电压电平相连。与门35的第一个输入端与反向器31的输出端相连，其第二个输入端与触发器34的Q输出端相连，其输出端提供PHASE DETECTOR EN ABLE信号。或门36的第一个输入端与触发器34的Q输出端相连，其第二个输入端与触发器33的Q输出端相连，或门36还有一个输出端。与门37的第一个输入端与或门36的输出端相连，其第二个输入端接收信号FVCO，其输出端提供信号FVCO′。
备用控制电路30响应于STANDBY信号的互补信号而使信号COUNTER EN ABLE激活和失效。当信号STANDBY被激活时（表示备用状态），触发器33的Q输出被激活为逻辑高电平，它激活触发器34的RST输入。触发器使其Q输出失效，成为逻辑低电平;无论COUNTER EN ABLE的状态如何它都使得PHASE DETECTOR EN ABLE信号不起作用（inactive），处于逻辑低电平。由于触发器33的Q输出为逻辑高，则或门36的输出也为逻辑高。因此与门37的输出就决定于FVCO的状态了，也就是信号FVCO′被“选通”了。
当使信号STANDBY无效时，触发器33的SET输入是无效的逻辑低电平，而触发器33D输入端的逻辑低电压在环路计数器23输出的第一个FV脉冲之后出现在其Q输出端。当该Q输出端变为逻辑低时，或门36的输出翻转为逻辑低，使得无论FVCO的状态如何FVCO′均为逻辑低，也就是信号FVCO′被“关断”了。因而预定标器22和环路计数器23保持在其递减循环的开始处。触发器34的RST输入也变为无效的逻辑低，而在基准计数器21输出第一个FR脉冲之后触发器34的D输入端的逻辑高电平出现在其Q输出端。当该Q输出端为逻辑高时，与门35使信号PHASE DETECTOR EN ABLE激活，并驱动或门36的输出为逻辑高，使得与门37的输出根据FVCO而改变，信号FVCO′被再次选通。在这一点，基准计数器21和预定标器22/环路计数器33二者均被同步在它们的递减循环的起始处。如果VCO26仅在相位上有漂移，而频率上没有漂移，PLL20退出备用状态就不会引起频率偏差。此外，PLL20能够采用不能复位的预定标器。
延时元件32消除了备用控制电路30中的时序（timing）问题，它必须具有至少一个FREF周期的延时。这一要求可以用其大小能保证最小延时的一系列比率反向器（ratioed inverter）、一个与FREF连接的一位计数器或类似的元件来实现。
与门37必须能够以FVCO的速度切换，它可以用多种电路实现。这样的电路之一是一个转换缓冲器（switched buffer）。另外一种是把与门37的逻辑功能作为预定标器22的前端级（frontend gain stage）的一部分来实现的。这一电路在放大级的输入端有一电阻偏置网络。在或门36和VSS之间接有两只串联的电阻。两电阻的连接点接收FVCO信号，该连接点与一只NPN双极晶体管的基极相连，该晶体管的集电极提供FVCO′。
虽然本发明是按照一个最佳实施例的内容进行描述的，但对本领域的技术人员来说，很显然本发明可以按多种方法进行修改，除了上面专门列举和描述的形式外本发明还可以表现为许多种实施例。例如，备用控制电路可以用正逻辑、负逻辑、或二者的结合方式来实现。也可以采用不同的电路实现备用控制电路30的功能。因此，后面所附的权利要求书意在覆盖属于本发明的真正的精神和范围以内的本发明的所有修改方式。