本发明涉及用作稳流二极管（以下称为CRD）的半导体集成电路器件的结构和制造方法，更具体地讲，涉及对于耗尽型（表面反转型、常开型）N沟道MOS（NMOS）晶体管的稳流二极管而言，用来获取满意电性能的结构和制造方法，所述晶体管中的栅极、源区和基片是电连接的（设置外部导线）。 图58是展示已有的CRD的电功能示意图，在许多情形下结型场效应晶体管（以下称为JFET）被用作所述的CRD。该JFET包括漏18002、栅18001和源18003，且栅电极18001与源电极18003连接。
图59是展示CRD电功能的示意图。阳极18004和阴极18005表示出成为稳定电流的电流方向18009。
图60是已有的CRD的外部视图。一个CRD芯片18008嵌入圆柱玻璃模18007式外壳（封装），该外壳长几毫米，直径约1毫米，用作电极18006的导线（称为轴向导线）分别设置在阳极电极和阴极电极两个方向上。
具有上述结构的已有的CRD存在以下问题。
图61是已有的JFET CRD的电流一电压性能曲线图。由该曲线可见，用于获取期望的稳定电流值的最低电压VL是大于5V的电压值。根据电流值，VL升至7V或10V。这是由于采用了JFET和高地沟道夹断电压。这种高电压不能用于电源电压为5V、3V或1.5V的电路，而这些电源电压是近来电子电路所用的标准电源电压。与此相反，由于CRD是JFET，并且，允许把击穿电压VB显著地提高到100V左右，所以可容易地把最高工作电压VH设定在24V或26V。然而，由于JFET CRD本质上是作为双极性元件（少数载流子元件）工作的，因而作为对电压波动的响应，在关断侧（少数载流子的积累）的时间响应性是很慢的，所以通常噪声很大。
而且，从生产上来看，由于CDR的制造是以确定IP值（标称值）的确定值为目标的（例如，当对样品提供10mA±10%的电流补偿时，作为产品的稳流二极管的标称值是一个数值，IP代表在标准电压值VP时的稳定电流值，VL代表位于其±之内的最低电压），因而存在如下问题，成品的IP值实际上波动约±20%。因此，由于所选择的运输方式，或者由于在制造中产生了具有不同电流值的产品差异，及实际上出现的各种原因，所以使其合格率（合格产品的比例）不高，库存增大，使制造成本变得很高。
另一方面，由栅、源和电极电连接的耗尽型N沟道MOS晶体管制成的CRD在生产过程中存在更大的波动。波动超过±30%，VH提高时波动更大。这是由于制造中沟道的耗尽态（阈值电压：VTH）的波动必定增大。
此外，当VL可以设置得较低时，VH至多能设定在7V或10V。尽管电子电路的标准电源电压业已小于5V，但对于需要电源的驱动系统来说，仍然采用12V系统或24V系统作为标准，而且为此目的，CRD需要约24V的最高电压VH。这里，为了提高VH，必须加厚栅绝缘膜（栅TOX）的厚度。随后导致了VTH更加波动的缺点。厚度越厚，波动越大。除此之外，当栅绝缘膜加厚时，MOS晶体管的互电导（gm）下降，用于获得所需的漏电流ID，即IP的沟道宽度或者所谓的W宽度必须加宽，由此增大了芯片尺寸。所以已有的CRD具有如下缺点，产品合格率低、芯片尺寸大、生产成本高。
为了解决上述问题，本发明采用下列措施。
作为第一种措施，为了获得稳定电流，采用了这样的调整方法，即为了控制电流通道的电路元件的电流值或者电流通道的电流值，向电路提供附加部分，并必须做出选择。
作为第二种措施，采用MOS晶体管作为电流通道。
作为第三种措施，设置具有第一W宽度沟道的漏区，所述W宽度与不期望的IP对应（称为第一漏区），并设置具有第二W宽度沟道的第二漏区，其中存在多种类型的沟道W宽度，从中选出所需的宽度部分，并与第一漏区并联。这些多种W宽度取尺寸比例为Xn。这里X为大于1.0的数值，n是对应于由零开始的W宽度的型号的数序，设置的第二漏区宽度的类型数量可称为数位（比特）。通常当X＝2至4时，整数n是这样的数字算术序列如n＝0，1，2，3，4，…并且，也可是中间数。亦即它是一个幂指数系数。
作为第四种措施，与第二和第三布置有关，由多晶硅（以下称为多晶硅熔线或熔线）形成用于选择第二漏区宽度的连接导线。
作为第五种措施，与第四布置相关，多个多晶硅并联连接，用于一种漏区宽度。
作为第六种措施，与第三和第四布置相关，除去多晶硅之上的最终保护膜（SiN，氮化硅膜，称为钝化膜）。
作为第七种措施，与第一和第二布置相关，至少漏区（或源区）为所谓的DDD（具有N-型层的双扩散漏区）。
作为第八种措施，与第七布置相关，形成DDD结构中的N-型层的杂质也被引入同一半导体基片表面上的另一个P+型层。
作为第九种措施，与第一和第二布置相关，在漏区对的多次重复中，仅形成一次（不是每次）半导体基片表面上的P+型层，该层是用来在NMOS的基片、栅和源之间的连接中取得基片电位。除此之外，围绕半导体集成电路器件的外围而没有间断的取得基片电位。
作为第十种措施，由耗尽型（表面反转型、常开型）N沟道MOS晶体管构成半导体集成电路器件的CRD，在所述晶体管中，栅、源和基片电气连接，栅绝缘膜设定为小于500埃，栅的沟道长度（L长度）设定为大于8μm。例如当期望把沟道的耗尽的VTH（这是未饱和测量中的一个定义，并称为VTND）降低至小于VL＝1.5V时，可把VTH设定为小于-0.9V，当期望降低至小于VL＝1.0V时，VTH可设定为小于-0.8V。
作为第十一种措施，与第二布置相关，源和基片共用，并设置与第一和第二漏区布置类似的第三和第四漏区。
作为第十二种措施，与第一和第二布置相关，在NMOS的栅和源的连接中，连接孔以平坦形状连接至公共电极金属（半导体基片表面上的绝缘膜被选择地腐蚀和除去的部位：称为接触孔）。
作为第十三种措施，与第一和第二布置相关，在NMOS的栅、源和基片电位的连接中，接触孔以平坦形状连接至公共电极金属。
作为第十四种措施，与第一和第二布置相关，N+型层与漏区连接，并构成PN结（二极管），因为，N+型层是掺入P-型基片的N型杂质区。此时，二极管的击穿电压低于漏区的栅端处的击穿电压，或者低于NMOS的快反向电压，并且设定杂质的浓度（N+型层和相邻的P±型层中的杂质浓度）。
作为第十五种措施，与第一和第二布置相关，半导体基片由P-型层和P+型层这两层构成。亦即，NMOS形成在P+型层上具有P-型外延生长层的基片上。可将它们层叠起来构成基片。此外，在P+型层表面上形成电极作为阴极电极，所述P+型层位于与其形成的NMOS的表面相对一侧。
作为第十六种措施，与第十五种措施相关，采用高熔点金属硅化物作为栅电极和阳极电极。
作为第十七种措施，把具有愈加低的VTND值的晶体管串联连接。
作为第十八种措施，设置开/关稳定电流的转换功能。
作为第十九种措施，设置参考电压，并由该电压驱动电流通道中的MOS晶体管。
作为第二十种措施，与和十九种措施相关，利用与栅电极连接的多晶硅熔线来进行漏区宽度的选择。
作为第二十一种措施，与第十九和第二十种措施相关，为参考电压电路设置分离的电源（Vdd）引线。
作为第二十二种措施，与第二种措施相关，为串联的MOS晶体管设置多晶硅电阻元件，并设置差分放大器，用于通过在MOS晶体管与电阻元件之间反馈电位来控制MOS晶体管。
作为第二十三种措施，与第二十一和第二十二种措施相关，不是在稳流通道上，而是在稳流电路部分的晶体管漏区宽度上对稳流进行调整（驱动能力）。
作为第二十四种措施，与和十九至第二十三种措施相关，设置开/关稳定电流的转换功能。
作为第二十五种措施，与第一至第二十四种措施相关，使MOS晶体管取LOCOS（硅的局部氧化）漏结构（后面将说明）。
作为第二十六种措施，与第一至第二十五种措施相关，MOS晶体管的栅绝缘膜的结构采用ONO结构（后面将说明）。
作为第二十七种措施，与第一至第二十六种措施相关，至少稳流通道的MOS晶体管的栅绝缘膜的厚度设定为350至600埃之间。
作为第二十八种措施，与第一至第二十四种措施相关，构成含有CRD元件的半导体集成电路器件。
作为第二十九种措施，与半导体集成电路器件的CRD的制造方法相关，在完成了制造过程最终工艺阶段的晶片抛光工艺之后，在对晶片态的半成品进行目测检验的初期，在确定的条件下测量IP，进行运算，确定余量，确定具有待选择的余量的连接多晶硅熔线，利用激光等方法切除未连接的熔线（称为激光调整或者调整）。
采用上述措施，可以获得如下作用。
采用第一种措施，可以实现高精度（在±5%之内）的CRD。
采用第二种措施，可以利用MOS晶体管的饱和区来获得稳流性能。
采用第三种措施，可以使IP值保持在期望值的±1至5%的范围内，首先在不降低产品合格率、不增大芯片尺寸、不增大不必要的库存的情况下，实现高性能和低成本的CRD。
采用第四种措施，可以在如上述的选择漏区宽度的工艺中，利用激光来进行精密和高速的熔合以及细微区域的切割。例如，难以用激光来切割通常用做导线金属的铝，因为铝反射光线。而且，尽管用光刻工艺来腐蚀及除去在原理上是可行的，但是，实际上是不行的，因为从污染的角度来看，一旦测量IP之后，恢复室内清洁是很难的，而且还需花相当多的精力和时间。此外，假设存在25幂的多个调整数位的组合，例如需要32种新的光掩模、成本很高。而且在位于一个晶片上的多个芯片之间调整不同的数位是不可能的。但是，利用激光在每个芯片上容易进行不同的调整。亦即，通过设置多晶硅熔线并进行激光调整，第一次制成了这种CRD产品。
采用第五种措施，可以减少串联电阻的增大，尽管看来在漏区电极的中部要增加多晶硅熔线。串联电阻的增大会引起漏区的驱动性的下降，并导致作为最终的CRD的芯片尺寸的增大。当多晶硅的宽度（图8中的多晶硅宽度8003）达3至5μm左右时，可以采用激光有效地切割多晶硅熔线。如果多晶硅的宽度比这要大，将无法方便地切割，相反，如果多晶硅的宽度比这薄得太多，串联电阻将会变大。然后，通过并联地在每个数位上排列多于两个的宽度为3至5μm的熔线，来抑制串联电阻的增大。尽管选择时每个数位要利用激光熔合及切割多条熔线，但也可以仅花费比切割总宽相同的一条熔线要少得多的时间（对此详细的解释这里略去）。
采用第六种措施，可以减少切割熔线时的激光的衰减，以及更有效地完成调整处理（以时间的方式）。
采用第七种措施，可以把最大工作标称值（击穿电压）从过去的7至10V左右提高到24至26V。通常MOS晶体管的反向击穿电压是由等级规定的，并可用如下顺序来表示，漏区击穿电压（由于漏区的栅端处的电场密度而导致的击穿）＜（穿通击穿电压）＜快速反向电压＜漏区和场掺杂的结击穿电压。关于快速反向，NMOS包括NPN型双极型晶体管，如图14所示，随着漏区电压的上升，漏区与基片之间的漏导电流变大。它成为NPN的基极电流并呈开通。其状态如图21所示。尽管上述漏区击穿电压一般是由等级确定的，但是在象本发明的这种耗尽型晶体管的情形是快速反向等级确定的。
这样，输入其电压超过漏区击穿电压和快速反向击穿电压的信号会损坏元件。这可以是ESD（静电损坏）。与双极型结构相比，MOS结构易于损坏，因为它具有栅绝缘膜并能被损坏。于是，为了提高ESD击穿电压，增加保护用二极管，如图17所示。这是因为从其承受能力来看，二极管即PN结抗ESD应力的能力较强。于是设置另一个N-型层与漏区连接，构成二极管来改进对ESD的承受能力。使N+型层与场掺杂P±型层接触，形成PN结，该PN结的击穿电压可设定为24或26V，假设漏区击穿电压（这是由各种条件确定的，如栅绝缘膜厚度）为30V，快速反向电压为28V。由于击穿电压取决于杂质浓度小的一侧，所以P±型层的掺杂量大约是5至7×1013/cm2。
采用第八种措施，可以在形成DDD结构的N-型层时引入N型杂质中，以删除光刻处理，减少制备光掩模的工艺（成本可降低）和成本。
采用第九种措施，可以抑制由反栅极效应引起的驱动性的降低及快速反向电压的降低。这是因为，如果从漏和源到获取基片电位的部位的距离较长，则基片成为串联电阻，反栅极效应和快速反向电压的下降变得显著。通过设定在源-漏对的多次重复中每一次的比例，可期望有足够的效果（最好是重复六次以内）。
采用第十种措施，可以获得用于半导体集成电路器件的很高性能及低成本的CRD，该器件具有低电压（VL是低的）、低噪声（以高速运行，因为不是双极型的）并且对电压依赖较小（不要对ID的沟道长度过分强调，即将其设定为大于L＝8μ，使由于电源电压波动而引起的稳定电流值的变化得到抑制），而且由于栅绝缘膜小于500埃，所以可以获得足够大的gm，还可以抑制芯片尺寸的变大。
采用第十一种措施，可以省去两个CRD的面积，这是由于两个NMOS的源区共用（由此可降低成本，甚至能包封在小封装内）。此外，可以在一个芯片（一个封装）上以最小面积尺寸实现带有交流电源的CRD。
采用第十二种措施，可以明显地降低栅与源的连接中的接触孔电阻的影响（通常这称为接触电阻，随着进一步微型化，由于微型化而使电阻值增大并产生问题）并且显著地减小芯片尺寸。
采用第十三种措施，可以降低栅、源和基片电位的连接中的接触电阻的影响，并显著地减小芯片尺寸。
采用第十四种措施，可以保持足够的ESD承受量（拟机械模式大于250V，以人工模式大于2000V）。
采用第十五种措施，可以在轴向引线型封壳中进行封装，因为阴极电极可取在模具安装侧。通过把阴极取在模具安装侧可以降低串联电阻，即使是在DIP或表面封装型的封装中这也是可能的。
采用第十六种措施，可以在玻璃密封外壳中进行封装，因为W-6能承受600℃的高温。
采用第十七种措施，可以减小元件面积（芯片尺寸），因为可以缩短晶体管的L长度。
采用第十八种措施，可以利用外部信号来控制CRD电流的开/关。
采用第十九种措施，可以改善电流通道上的MOS晶体管的驱动性，并可减小芯片尺寸。此外还可带来进一步降低电压VL的效果。
采用第二十种措施，可以获得更好的稳流性能，因为不会受到多晶硅熔线的电阻分量的影响。
采用第二十一种措施，可带来如下效果，可获得更好的稳流性能，可降低电压VL，可改进驱动性，可减小芯片尺寸，或者Vdd引线可用于SW功能。
采用第二十二种措施，可以更进一步改善由第二十一种措施带来的同样性能。
采用第二十三种措施，可以获得显著减小芯片尺寸的效果。采用第二十四种措施，可以同样地获得CRD，（应用第十九至第二十三种措施的CRD）。它对第十八种措施带来的效果有进一步改善。
采用第二十五种措施，可获得具有高击穿电压并能高速运行的CRD。
采用第二十六种措施，可以获得进一步减小芯片尺寸的效果。
采用第二十七种措施，可以在高性能和高可靠性的CRD中获得进一步减小芯片尺寸的效果。
采用第二十八种措施，可以实现更高性能的用于处理光和辐射的半导体集成电路器件和用于驱动外围负载的半导体集成电路器件。
采用第二十九种措施，可以在低成本有效地制造高性能（高速、高精度、低工作电压和高击穿电压等）的CRD，这是本发明的最大效果。
图1是本发明第一实施例的半导体集成电路器件的等效电路图;
图2是本发明第一实施例的CRD的电功能示意图;
图3是本发明第一实施例的半导体集成电路器件的平面图;
图4是图3中（b）部分的放大平面图;
图5是本发明第一实施例的半导体集成电路器件的剖面图;
图6是图5中接触开孔部位（m）和（n）的部分平面图;
图7是用于检验本发明第一实施例的半导体集成电路器件的电路示意图;
图8是一个表格，用于展示通过调整本发明第一实施例的半导体集成电路器件进行微调时，VTND的目标值，与波动和精确度相关的每个IP值;
图9是本实施例中的数位调整了的电路图;
图10是图3中（a）部分的放大平面图;
图11是本实施例的半导体集成电路器件的CRD调整前后的电压一电流特性的示意图;
图12是本实施例的半导体集成电路器件的CRD的电压一电流特性波动范围的示意图;
图13是本发明第二实施例的半导体集成电路器件的CRD的剖面图;
图14是图13中接触开孔部位（0）的部分平面图;
图15是本发明第三实施例的半导体集成电路器件的CRD的剖面图;
图16是在本发明第三实施例的第二应用例中的半导体集成电路器件的CRD的剖面图;
图17是本发明第四实施例的半导体集成电路器件的CRD的电路图;
图18是本发明第四实施例的半导体集成电路器件的CRD的部分平面图;
图19是本发明第四实施例的半导体集成电路器件的CRD的部分剖面图;
图20是用于说明本发明第四实施例的NMOS晶体管的剖面图;
图21是用于说明本发明第四实施例的耗尽型NMOS晶体管的快速反向的示意图;
图22是本发明第五实施例的半导体集成电路器件的CRD的电路图;
图23是本发明第五实施例的半导体集成电路器件的CRD的电路图;
图24是本发明第五实施例的半导体集成电路器件的CRD的剖面图;
图25是本发明第五实施例的半导体集成电路器件的CRD封装内部的示意图;
图26是本发明第五实施例的半导体集成电路器件的CRD封装后的透视图;
图27是本发明第五实施例的半导体集成电路器件的CRD的第一应用例的电路图;
图28是本发明第五实施例的半导体集成电路器件的CRD的第二应用例的电路图;
图29是本发明第五实施例的半导体集成电路器件的CRD的阳极1和2处电压一电流特性的示意图;
图30是本发明第六实施例的半导体集成电路器件的示意图，其中包含多个本发明的CRD，并且具有多通道输入端子;
图31是根据本发明第七实施例的包含本发明的CRD芯片的SSR的电路图;
图32是本发明第八实施例的半导体集成电路器件的示意图，其中包含多个本发明的CRD，并且具有多通道输出端子;
图33是本发明第九实施例的具有SW的CRD的电路图;
图34是采用本发明第九实施例的具有SW的CRD的电路的电路图;
图35是根据本发明第九实施例的具有SW的CRD的第二应用例的电路图;
图36是根据本发明第十实施例的具有本发明的带SW的一对CRD的电路图;
图37是本发明第十实施例的具有SW的一对CRD的电路图;
图38是根据本发明第十一实施例的半导体集成电路器件的电路示意图，在输出端具有多个本发明的带SW的CRD;
图39是本发明第十二实施例的CRD的等效电路图;
图40是本发明第十三实施例的CRD的等效电路图;
图41是实际使用本发明第十三实施例的CRD的电路示意图;
图42是实际使用和施加了本发明第十三实施例的CRD的电路示意图;
图43是本发明第十四实施例的CRD的等效电路图;
图44是本发明第十五实施例的CRD的等效电路图;
图45是本发明第十六实施例的CRD的等效电路图;
图46是本发明第十七实施例的CRD的等效电路图;
图47是本发明第十八实施例的CRD的等效电路图;
图48是本发明第十九实施例的CRD的等效电路图;
图49是本发明第十九实施例的差分放大器的内部等效电路图;
图50是本发明第十九实施例的串联电阻的调整结构的电路图;
图51是本发明第十九实施例的串联电阻的调整结构的第二实施例的电路图;
图52是本发明第十九实施例的串联电阻的调整结构的第三实施例的电路图;
图53是本发明第十九实施例的串联电阻的调整状态的平面图;
图54是本发明第十九实施例的CRD的恒压型等效电路图;
图55是本发明第二十实施例的CRD的等效电路图;
图56是构成本发明第二十一实施例的CRD的NMOS晶体管的剖面图。
图57是构成本发明第二十二实施例的CRD的NMOS晶体管的剖面图。
图58是已有的CRD的电功能示意图。
图59是CRD电功能的示意图。
图60是已有的CRD的外部视图。
图61是已有的JFET CRD的电压一电流性能曲线。
以下结合附图对本发明的优选实施例进行说明。
图1是本发明第一实施例的半导体集成电路器件的等效电路图。其中NMOS 1007包括带有第一W宽度（550μm×8μm）的漏区，通过多晶硅熔线1001把带有第二W宽度（250μm）的第一宽度的漏区的NMOS1009、带有第二W宽度（500μm）的第二宽度的漏区的NMOS1010、带有第二W宽度（1000μm）的第三宽度的漏区的NMOS1011和带有第二W宽度（2000μm）的第四宽度的漏区的NMOS1012并联电连接至NMOS1007，形成阳极端子1002。把每个NMOS的栅、源和基片都电连接起来，形成阴极端子1008。如上所述，第二漏区宽度布置成250μm×2n…，n＝0，1，2，3，漏区的数量为四。
图2是本发明第一实施例的CRD的电功能示意图。这里有阳极1002和阴极1008两个极。
图3是本发明第一实施例的半导体集成电路器件的平面图。为了简化说明，本图中仅展示了电极导线和多晶硅熔线的一种构型。器件的电极2006具有带第一W宽度（550μm×8μm）的漏区，通过布置多晶硅熔线2005，把带有第二W宽度（250μm）的第一宽度的漏区的电极2001、带有第二W宽度（500μm）的第二宽度的漏区的电极2002、带有第二W宽度（1000μm）的第三宽度的漏区的电极2003和带有第二W宽度（2000μm）的第四宽度的漏区的电极2004并联连接至电极2006，形成阳极焊点区2008，利用与封装引线连接的导线接合等从此处取出电流。把每个器件的栅电极、源电极和基片电位都电连接起来，并引至阴极焊点区作为公共电极导线2010。获取基片电位有三个部位，由此基片的P型层曝露在与源区相邻的表面。因此，本实施例中芯片尺寸约为0.7mm见方。
图4是图3中（b）部分的放大平面图。它展示了漏电极导线、源电极导线与栅多晶硅2001（L＝10μm）之间的关系。
图5是本发明第一实施例的半导体集成电路器件的剖面图。它相当于沿图4中A-A′线的剖面。除了漏区4008，本例中的源区4004也是DDD结构。该DDD结构是由N-型区4007和N+区4006构成的。P-型基片4005具有2至3Ω·cm的浓度。栅绝缘膜4011为380埃，并在形成多晶硅栅电极3001之前，通过引入8×1011/cm2的磷，形成沟道区4010作为耗尽型沟道。用1至3×1014/cm2剂量的磷引入N-型区4007，并在1100℃加热60分钟，然后用3至7×1016/cm2剂量的磷引入N+区4006，由此构成DDD结构。这样在栅极端子处获得大于40V的漏区击穿电区和大于30V的快速反向电压（尽管严格地说在耗尽型晶体管中不存在漏区击穿电压）。
在通过使源和基片对接接触的同时，利用接触开孔部位（m）和（n）如图所示地布置源和栅电极。
图6是图5中的接触开孔部位（m）和（n）的部分平面图。源2010和栅2010均有独立的接触孔（m）和（n）并由电极导线连接。
图7是检验本发明第一实施例的半导体集成电路器件所用电路的示意图。这里测量了4400μm的第一漏区和3750μm的第二漏区的IP总和（相当于8150μm）。
图8是一个表格，用于展示通过调整本发明第一实施例的半导体集成电路器件进行微调时，VTND的目标值、与波动和精确度相关的每个IP值。当按传统设计器件时，并且如果VTND目标值是-0.9V，如表中所示，由于单位W的驱动性是1.8μA/W，所以W是5555μm左右。然而，即使是采用很高精度的制造工艺，VTND也还存在±0.15V的波动。因此，对于5555μm的W，IP波动为7至13mA。因此，很容易理解，考虑第一W是驱动性波动的上限（IP/W＝2.4μA）并为10mA，并且，当波动低于此值时，第二漏区是附加连接的。
由于第二漏区在250μm至500、1000、2000μm之间变化，而且由四个比特进行调整，因而可以在250μm（自然也含0μm）至3750μm的范围进行16个级别的调整。由于每个级别的调整幅度（调整精度）根据每个VTND（每个驱动能力）而稍有差别，结果如表所示。对于这里的2n和4比特的实例，可以相应于精度（一个幅度的精度）或可调整范围来增加或减少比特的数量。而且，可以是1.5或3的n次幂，并且n不必是整数。亦即，可以根据此方案，针对期望获得的CRD的性能来设定适当的值。由此，根据图7测量的IP来计算可切割多长的W，然后确定待切割的熔线的数位。
图9是本实例中调整了数位的电路图。图中展示了调整了的数位（熔线）。
图10是图3中（b）部分的放大图。该图展示了用于布置的调整的多晶硅熔线，对电极导线8002有四个数位，每个数位有两条熔线，并展示与图7对应的切割状态。熔线宽度是3至4μm。在熔线部位中钝化膜具有开口部位8001。
图11是本实施例的半导体集成电路器件的CRD调整前后的电压-电流特性的示意图。此例中可以看出，调整前的14mA的IP被完全调整至10mA的IP目标值。
图12是本实施例的半导体集成电路器件的CRD的电压-电流特性波动范围的示意图。该图为放大图，为的是刻意显示出波动和各个值的符号。如上所述，可以实现高性能的CRD，其IP波动小于5%，或者包括I Hmax和I Lmin在内，对中心IP的总波动小于10%，VL小于1.5V，VH大于26V。
图13是本发明第二实施例的半导体集成电路器件的CRD的剖面图。源区4004与栅电极3001对接，并与接触孔部位（0）接触。图14是图13中接触孔部位（0）的部分平面图。尺寸（i）比图6的尺寸（h）要短几微米到几十微米。因此，其效果是显著的，并可使芯片尺寸在横向减小零点几毫米至几毫米。而且还减小了接触电阻并改进了驱动能力。
图15是本发明第三实施例的半导体集成电路器件的CRD的剖面图。在其电阻率小于零点几欧姆·厘米的P+型基片12002上，形成电阻率为几欧姆·厘米的P-型外层12001。之后，如上所述地形成半导体集成电路器件的CRD，并在最后的工艺步骤中，在背面形成阴极12003。由于阴极电极可在模具安装侧面，因而可封装在轴向引线型封装壳上。此外，当阴极取在模具安装侧时，可减小DIP中的串联电阻以及表面封装式封装部件。而且，由于还可减少基片的串联寄生电阻，所以可以改进驱动能力及快速反向电压。
图16是本发明第三实施例的第二应用例中的半导体集成电路器件的CRD的剖面图。高熔点金属硅化物如W-6（硅化钨）用作栅电极12007和导线金属12004。而且，Ni（镍）等用作背面的阴极电极12005。标号（12006）代表漏电极开孔部位。通过上述构型，由于W-6可承受600-1000°的热处理，故玻璃密封可用于轴向引线型封壳的封装上。
图17是本发明第四实施例的半导体集成电路器件的CRD的电路图。在栅与漏之间相当于附加连接了保护二极管13004。
尽管本实施例中实际上构成了CRD的NMOS晶体管，以便对图1或图9中所示的多个漏区进行选择，但是为了方便，当它们与稳流测量无关时可在图中略去。
图18是本发明第四实施例的半导体集成电路器件的CRD的部分平面图。在基片上设置了漏电极2006、阳极焊点2008和N+型层13001。
图19是本发明第四实施例的半导体集成电路器件的CRD的部分剖面图。在形成LOCOS氧化物膜13004之前，在P±型场掺杂层13003中引入5-7×1013/cm2的硼，形成P-型基片4005。N+型层13002具有相同的带源和漏的DDD结构。于是获得击穿电压为27-28V的结，在快速反向之前结被击穿，由此保护了主元件的NMOS。这里的结击穿一般是可逆地释放承受能量，并不是不可逆的击穿。当然它可能终结于热击穿，如果能量很大的话，但通常PN结比具有栅绝缘膜的MOS结构要坚固得多，因而适合用作保护元件。由此可实现具有足够的ESD承受量（机械模式大于250V，人工模式大于2000V）的CRD。
图20是用于说明本发明第四实施例的NMOS晶体管的剖面图。图中，显示了寄生的NPN双极晶体管14001。耗尽型沟道区14002位于P-型基片上的源区4004与漏区4008之间，栅电极3001形成在其顶端。
图21是用于说明本发明第四实施例的耗尽型NMOS晶体管的快速反向的示意图。
图22是本发明第五实施例的半导体集成电路器件的CRD的电路图。
图23是本发明第五实施例的半导体集成电路器件的CRD的电路图。
图24是本发明第五实施例的半导体集成电路器件的CRD的剖面图。标号（15004）代表晶体管1的漏区，（15005）代表晶体管体1的栅电极，（15006）代表晶体管1的源区，同时还是晶体管2的源区。标号（15007）代表晶体管2的栅电极，（15008）代表晶体管2的漏区。
在本实施例中，通过这样地共用源区，作为整体来说，可以用比一个元件式的CRD仅增加1.5倍左右的面积来构成两个元件。
图25是本发明第五实施例的半导体集成电路器件的CRD芯片16002封装内部的示意图。
图26是本发明第五实施例的半导体集成电路器件的封装后的CRD透视图。
图27是本发明第五实施例的半导体集成电路器件CRD的第一应用例的电路图。
图28是本发明第五实施例的半导体集成电路器件CRD的第二应用例的电路图。
图29是本发明第五实施例的半导体集成电路器件CRD的阳极1和2处的电压一电流特性的示意图。采用本实施例，一旦使两个NMOS的源区共用，即可实现两个面积节省的CRD（其成本低而且易于容纳在小封装内）。而且，可实现用于交流电源的CRD，其具有最小的面积尺寸并在一个芯片上（一个封装）。
图30是根据本发明第六实施例的半导体集成电路器件（18101）的示意图，其中包含多个本发明的CRD，且具有多通道输入端子。图中展示了用于检测光或辐射的基本电路的结构，它由多个通道所集成，以此构成检测光和辐射的前置半导体集成电路器件（IC）。
标号（18106）代表用于检测光和辐射的光电二极管如PIN二极管，（18105）代表偏置电阻，（18104）代表偏置电源VH，通常几十至几百V的高电压施加于上。JFET18109由本发明的CRD18102给予稳流偏置（几mA至几十mA）。读出输入至JFET的耦合电容量18107，将信号输入至输入端子18108，然后由前置放大器18110和电路18111如取样保持或波形检波电路来进行处理，并由输出端子18112输出。通常，每个通道的偏置电流不是由CRD而是由电阻来决定的。尽管由于每个通道的JFET的增益波动等原因（电阻值随通道而变化），需要时间来调节每个通道的电流，但是采用本实施例，可简单地实现用于检测光和辐射的很高性能的前置半导体集成电路器件。
图31是SSR（19101）的电路图，其中包含根据本发明第七实施例的CRD芯片。SSR指固体继电器。当电流在初级输入端十19108与初级输入端19109一之间流动时，发光二极管19103发光，接收光线的电动势光敏二极管阵列19104产生电压，接通用于次级输出19106的NMOS晶体管的栅极，使次级输出端A19107与次级输出端B19110之间双向导通。标号（19105）代表用于关断时放电的电路。通常，是不设置图31所示的本发明的CRD19102的，采用外部电阻来获取必需的电流。然而，当其用于输入侧电源电压波动的情形时，就产生了这样的问题，如，开/关速度变化，晶体管不能导通或者被击穿溢流。如本实施例这样使用本发明的CRD芯片，即可实现易于使用的高性能SSR。这是因为电流是恒定的，LED的发光是稳定的，开/关速度是稳定的，由于VL也是低的，所以即使在低电压下，也能获得避免过电流的保护和稳定的电流。
图32是根据本发明第8实施例的半导体集成电路器件（20101）的示意图，其中含有多个本发明的CRD并且具有多通道输出端子。
标号（20104）代表Vdd端子，（20105）代表GND（地）端子，（20106）代表各个输入端子。内部电路由所谓的移位寄存器组成，它由闩锁电路（LA）20107和动态触发器（DFF）电路20108构成，并借助一对本发明第五实施例中说明的CRD来驱动外部负载20102（这里展示的是电容性负载如液晶）。在这种电容性负载的情形，流出的输出电流Iout 20109和流进的输入电流Isinn 20110必须是稳定电流，由本发明的CRD元件首次得到了实现。
图33是根据本发明第九实施例的带有SW（开关，开/关控制端子）（21101）的CRD的电路图。标号（21102）代表增强型NMOS晶体管，用来完成SW功能（常断型晶体管，其阈值电压VTH是正的VTH，而不是象耗尽型那样是负的VTH，这称为增强型晶体管），（21103）代表具有本发明的稳定电流的NMOS耗尽型晶体管，（21111）表示晶体管基片，（21104）代表SW端子，当施加H信号（Hi，+，正电压）时它导致CRD接通，因此流过一定的稳定电流。图34是采用本发明第九实施例的带有SW（21107）的CRD的电路图。标号（21105）代表Vdd，（21106）代表负载，（21108）是SW端子，（21110）是地，（21109）是用于施加来自外部的开/关信号的转换器。当然，除了TTL和CMOS逻辑电路之外，还可配置某种开关电路来提供正/负电压。图33中所示的增强型侧晶体管的源和耗尽型侧晶体管的漏可共用其区域，如第五实施例所述，需要两个晶体管的面积的带SW的CRD，在本实施例中可以1.5倍的面积来实现。图中，省略了耗尽型晶体管（稳流侧）的漏区熔线的调整态，以便简化附图。还省略了与作为SW端子的增强型晶体管的栅极端子相关的静电保护元件。
图35是本发明第九实施例的带有SW的CRD的第二应用例的电路图。如图所示，增强型SW晶体管可设置在耗尽型晶体管之下（从电流方向来看）。当CRD用来设置在标为Vdd的负载之下时，如图34所示（称为CRD接地，或通常也称为开放漏区），同时击穿电压VH（VAC）几乎是图33所示类型的两倍（此时，26V×2＝52V），如果SW输入开通电平不大于3至5V，则VL变大。图34中，如果输入的SW电压电平大于增强型晶体管的VTH（0.5至0.8V）则是允许的。但是，尽管VAC（阳极与阴极之间承受的电压）增加时，击穿电压几乎加倍，但由于耗尽型晶体管侧的背一栅极效应，使稳定电流（Ireg）降低。按相反方式使用时，总之要带来VSW（SW电压）依赖性。通过任何方式，图33和34的CRD都可针对其使用实现作为半导体产品的足够的功能。
图36是根据本发明第十实施例的带有SW的一对CRD的电路图。标号（22105）代表第一CRD的输出端子，（22103）代表用于第一CRD的SW的增强型晶体管，（22104）代表第一CRD的稳流耗尽型晶体管，（22106）代表第一和第二CRD的共用端子，（22107）是第二CRD区，（22108）是第二CRD的稳流耗尽型晶体管，（22109）是用于第二CRD的SW的增强型晶体管，（22110）是第二CRD的输出端，（22111）是第二CRD的SW端子。这里照例略去了稳流耗尽型晶体管的漏区熔线的选择状态。
这里，第一CRD的增强型晶体管源区与第一耗尽型晶体管漏区，第一耗尽型晶体管源区与第二耗尽型晶体管源区，第二耗尽型晶体管漏区与第二增强型晶体管源区均可分别地共用（理由与第五和第九实施例相同），可以用整个约为晶体管的2.5倍的面积来实现等效于四个晶体管的带有SW的一对CRD。
图37是根据本发明第十实施例的带有SW的一对CRD的电路图。标号（22112）是Vdd，（22113）和（22114）是不同的负载，（22116）和（22117）是不同的外部SW信号电路，（22115）是GND。可以把第一CRD和第二CRD分别设定为不同的稳流值，驱动电流不同的负载是有可能的及有用的。
尽管没有示出，但可以在同一基片上，按相同的方式把有用的半导体集成电路器件排列成四个一套、六个一套的实用阵列。图38是根据本发明第十一实施例的半导体集成电路器件（23101）的电路示意图，在输出端具有许多本发明的带有SW的CRD。本发明的带有SW的CRD23102与外部负载23106连接，同时在本实施例半导体集成电路器件内接地，外部负载23106与外部分离电源Vdd23107相连。如第八实施例所示那样由移位寄存器构成的内部电路23105（未示出）对SW的开/关进行控制。标号（23103）是Vdd，（23104）是GND，（23108）是输入端。
图39是根据本发明第十二实施例的CRD的等效电路图。其构成是把具有第一耗尽型的阈值电压（称为VTND1）的晶体管1（24103）和具有第二耗尽型的阈值电压（称为VTND2）的晶体管2（24102）串联连接。如下所述，VTND2应具有比VTND1更深的耗尽。两个栅极均与基片连接。当晶体管1的W/L＝W1/L1，晶体管2的W/L＝W2/L2时，电流I1（＝I2）（24106）可表示如下：
I1＝ (μCoxW1)/(L1) （Vg24106+|V TND1|）2…（1）
I2＝ (μCoxW2)/(L2) （Vg-VO24104+|V TND1|）2…（2）
其中μ是载流子的迁移率，Cox是沟道电容。由于I1＝I2且Vg＝0，
则
(W1)/(L1) （|V TND1|）2＝ (W2)/(L2) （|V TND2|-Vo）2…（3）
当L1＝L2且W1＝W2时
V TND1＝V TND2-V。
因此，V0＝|V TND2|-|V TND1|。亦即，V0被V TND所确定的电压夹持。因此，沟道长度不被调制，L可以设定得短些。L可定为6、4或3μm。V TND2可以是V TND1的绝对值的两倍。由于L可以较短，W也可较短，通过使晶体管1的漏区和晶体管2的源区共用，如前所述，可以显著地减少因制造两个晶体管而导致的面积的增加。图中省略了漏区熔线的调整状态，以便简化附图。
图40是本发明第十三实施例的CRD（25101）的等效电路图。增强型NMOS晶体管25106和耗尽型NMOS晶体管25105连接至分离电压Vdd125108，形成参考电压部位（Vref 部位）25113和参考电压（Vref）25104，给用于驱动稳定电流32103和多个25102所示的晶体管的NMOS晶体管的栅极加置偏压（以下晶体管25103和25102称为用于驱动稳定电流的晶体管）。在具有第一宽度的晶体管25103处和在具有第二漏区宽度的晶体管阵列区25102可获得稳定电流（多个数量，以前述的本发明的方式）。虽然基本结构不同于本发明的本质，但本实施例的要点是，流过稳定电流的晶体管的栅极由Vref偏置。尽管Vref是恒定电压且晶体管25103被驱动（接通），但由于恒定电压（Vref）值和晶体管25103的gm的波动，需按与本发明的上述实施例相同的方式用熔线25114对第二漏区宽度进行选择。本实施例具有如下优点，由于是通过由分离电源构成的Vref来对传输稳定电流的晶体管进行驱动的，所以可获得大的漏电流及减小芯片尺寸（元件面积）。
当NMOS 25103（当然包括晶体管25102）和25106具有厚500埃的栅极氧化膜及2.5Ω·cm的P型板时，初始（负）V TH（称为V TN1）成为0.2V（中心）。假设通过沟道掺杂N型杂质获得-0.5V的V TND，则可在Vref处产生约为|VTN1|+|V TND|的0.7V，从而可对具有0.2V的V TA的晶体管25103进行完全驱动。
通过沟道掺杂P型杂质，对于25106或者25103不是采用V TN1而是采用0.3至0.4V的V TN1和V TH（称为V TNH），可获得泄漏电流小的优异性能。本例中，当V TNH为0.3V时，Vref＝0.3+|-0.5|＝0.8V，且通过把25016设为V TN1或V TNH以及把25013设为V TND，由此产生的电流驱动能力，可以进一步减小芯片尺寸。
图41是实际使用本发明第十三实施例的CRD的电路示意图。本实施例中，把与GND25112连接的CRD 25101连接至外部电源Vdd225109，该电源被连接至并用于外部负载25110。
图42是实际使用本发明第十三实施例的CRD的电路示意图。作为SW端子，上述Vdd1端子25108可操纵CRD。例如当用逻辑电路以TTL或CMOS电平（变换器25115）施加SW控制信号如H（Hi，高电平信号，0.8至5V，或可能是12V或24V）时，Vref电路进入工作，CRD被接通并工作。此时，外部信号足以使其具有H电平的大于几百nA的电流驱动能力。当施加L（Lo，低电平，GND）信号时，CRD被关断。当要完成这种功能时，至少用于传输稳定电流的晶体管必须是增强型的。
不言而谕，用于Vref电路（以及用于下述的误差放大电路的差分放大器）的Vdd本身被用作CRD的SW端子，由这样的构型可具有与下述实施例相同的功效。
用43是本发明第十四实施例的CRD（26101）的等效电路图。在第二漏区宽度变化的晶体管阵列区域26102中，每个晶体管在其栅极端子具有与Vref连接的用于栅极接通的熔线26105和与GND连接的用于栅极接通的熔线26103，并按前述的调整方式排列，切割栅极关断熔线来选择漏区宽度，对不用的漏区宽度切割栅极接通熔线，栅极关断熔线被切断至GND，并被判断。由于在漏区（多晶硅熔线）中无串联电阻，可获得更平坦的稳流特性（VAC的依赖关系）。
图44是本发明第十五实施例的CRD（27101）的等效电路图。组成Vref电路的增强型NMOS晶体管包括有第一漏区宽度的晶体管27105和晶体管区域27104，其中排列了如前所述那样的具有Xn加权变化的多个漏区宽度，对输出27103的晶体管稳流的波动被精密地微调达到精度。尽管本实施例是选择漏区，但也可象第十四实施例那样栅区。
由于用于Vref的晶体管的面积本质上要小于用于输出的晶体管，所以采用这种排列可以构成面积（芯片尺寸）更小的CRD。标号（27102）是输出端，（27106）是Vdd端。
图45是本发明第16实施例的CRD（28101）的等效电路图。此时，通过设置用于SW28102的P沟道型MOS（PMOS）晶体管和用于SW28103的NMOS晶体管，构成除了有Vdd端还有SW端28106的CRD。
做出如下排列，当外部信号28105为LO时，CRD接通，当信号为Hi时CRD为关断。参考第17实施例的具体描述，由于在CRD具有多个输出的情况下Vref部分的Vdd是共用的，所以通过除设置Vdd之外还设置SW，可以方便地为每个输出设置SW。尽管本实施例的图中在稳流特性方面是对漏区熔线进行选择，但也可对栅区选择或Vref的增强型晶体管进行选择，如前所述。
图46是本发明第十七实施例的CRD（29101）的等效电路图。这是两个CRD被集成的情形。
第一稳流部分（CRD部分）29102和第二稳流部分29103分别具有Vref电路和SW端子27107和27108。第一CRD部分和第二CRD部分可有各自不同的设定电流，或者共用一个Vref部分和SW。通过使第一CRD的电流驱动部分和Vref部分的NMOS的源与第二CRD的相应部分共用，如前所述，可以减小面积。标号（29104）是第一CRD的输出端，（29105）是第二CRD的输出端。
图47是本发明第十八实施例CRD的等效电路图。Vref电路部分30105的Vdd电源是由输出端30102供给的。当阳极-阴极间电压V AC 30106大于0.9V时，Vref电路部分正常工作，稳流部分也工作。该系统可构成两端子CRD，其中稳流输出晶体管由Vref驱动。尽管在本实施例的图示中，针对稳流特性，是对漏区熔线进行选择，但如前所述，也可对栅区或增强型晶体管进行选择。标号（30104）是增强型晶体管，（301031）是耗尽型晶体管。也可象第十六实施例那样，通过设置PMOS或NMOS，以连接到SW端子。
图48是本发明第十九实施例CRD（31101）的等效电路图。为晶体管设置串联电阻（可以是多晶硅电阻等）31104用于输出31103，把来自Vref电路部分的Vref电压输入至包含CMOS的差分放大器31102，把电阻31104与晶体管31103之间的电位输入至差分放大器31102作为反馈电压V FB 31121。亦即，当电流在电阻中流动时，V FB上升，差分放大器就减小在用于驱动晶体管31103的电压输出端31122的电压，这样就可获得稳定电流。由于初始电流值随各种因素发生波动，所以串联电阻31104是本发明的要点，并且按Xn加权的调整进行排列，如前所述。
当Vref为0.8V，Ireg（稳流值）＝10mA时，串联电阻取为约80Ω（中央）。标号（31107）是Vdd端子，（31106）是输出端，（31105）是GND端。尽管本实施例中采用Vdd的Vref也得到应用，当然也可以把上述实施例所述的各种测量结合起来有效地使用。
图49是本发明第十九实施例中差分放大器的内部等效电路图。如果本发明的集成电路由P型半导体组成，则NMOS晶体管的基片3114成为GND，并且，如果电路由不是N型半导体基片中的GND的P型势阱所组成（省略了连接线）它与每个晶体管的源相连，尽管如此，从其工作角度来看不会存在问题。标号（31124）是负端，（31123）是正端，差分放大器中的（+）和（-）如通常所示。
图50是本发明第十九实施例的串联电阻的调整结构的电路图。电阻R13110，R23111，R33112，……Rn 3113分别具有熔线31109，并串联连接。它们按Rn＝R0×2n，n＝0，1，2，……n-1来加权，并被选择及微调至期望的稳流值。
图51是本发明第十九实施例的串联电阻的调整结构第二实例的电路图。该结构在本发明的前段已有具体描述。
图52是本发明第十九实施例的串联电阻的调整结构第三实例的电路图。例如，部分1是用于选择产品种类（Ireg＝10mA 产品，20mA产品或50mA产品）的变化，部分2是用于调整波动的变化。
图53是本发明第十九实施例的串联电阻的调整状态的平面图。该电路结构如图51和52所示。串联电阻本身是多晶硅熔线31110，电阻值按多晶硅的长度L31124来加权，如图所示。标号（31116）是用激光来调整熔线的状态，（31111）是接触孔，（31112）是铝电极，（31109）是钝化开口部位。
图54是本发明第十九实施例的恒压运行式的等效电路。当在N型半导体基片中设置分离的P势阱，用于构成CMOS型集成电路，来把Vref电路部分31103中的耗尽型晶体管31117的栅变为GND时，并且当P势阱基片31125与其源区连接时，当增强型晶体管31118的V TH为0.3V，晶体管31117的V TH为-0.5V，获得Vref＝0.4V，并可使Vdd131107工作，由0.8V输出正常的Vref。此外，如果照此构成，则输出晶体管31103的基片31115也可连接至源区，由此获得更好的稳流特性（V AC依赖性变小）。
图55是本发明第二十实施例CRD（32101）的等效电路。该CRD包含如第十九实施例所述的那种差分放大器，其中设置了用于SW的NMOS 32104，转换器32103和用于开/关的SW端子32102。尽管由于差分放大器是一个CMOS，所以可容易地包含CMOS转换器，但如果期望改变开/关的顺序，或者可以串联增加一个，则不一定设置。与第十九和第二十实施例所述的含有差分放大器的CRD种类相关，可按含有两个到多个与其它实施例类似的放大器的IC那样来构成。
图56是根据本发明第二十一实施例构成CRD的NMOS晶体管的剖面图。本实施例与至今所述的所有实施例相关，并与是构成输出和其它CRD的元件的晶体管结构相关。多晶硅栅电极33103的端部位于大于1μm的LOCOS氧化膜的一部分之上，并位于N±型漏区之上（场掺杂漏区，通过引入约1至3×1018原子/cm3的N型杂质来形成）。通过这样掺杂，可以改善漏区的栅端处的击穿电压，即通常称为漏区击穿电压（表面击穿电压，栅辅助的，漏区击穿电压）。亦即，可以实现具有24V的VH的CRD，同时，由于栅与漏之间的电容33101可以减小，所以能适应高速运行。标号（33107）是P-型基片（2至3Ω·cm或2.5Ω·cm左右的基片），（33105）是N+型漏区，（33104）是漏电极，（33108）是N+型源区，（33109）是栅氧化膜，其厚度为500埃。这种结构称为LOCOS漏结构。
图57是根据本发明第二十二实施例来构成CRD的NMOS晶体管的剖面图。本实施例与至今描述过的所有实施例均相关，并与是用于构成输出和其它CRD的元件的晶体管的结构相关，栅氧化膜为SiN（氮化硅膜）-SiO2-SiN的三层结构，或者是所谓的ONO结构。通过这样掺杂，ONO结构可以减小芯片尺寸，因为晶体管的电流值是：
Id ∝ μ·Cox· (W)/(L) ·f（Vg，Vd，V TH，…）…（4）并且Cox变大、Id可以增大，假设膜厚是相同的（从击穿电压和TDDB来看）。更具体地，从击穿电压的平衡，驱动能力及其它来看，期望构成的晶体管包括100埃左右的地SiO2（34103）、约300埃的SiN（34102）和约100至200埃的CVD膜或HTO膜，这是在600至900℃由CVD形成的并作为顶层SiO2（34101）。标号（34105）是P-型基片，（34104和34106）是源和漏，（34107）是多晶硅栅电极。
现在说明本发明的第二十三实施例。尽管本实施例与至今所述的所有实施例都相关，并与栅氧化膜的厚度相关，但并未图示，因为涉及数字的内容。
在具有24V的VH的CRD中，根据传统的MOSIC概念，从考虑栅氧化膜TDDB的厚度出发，大于800埃是必须的，这是用24V除以3MV/cm的电场得到的值，这个能保持漏击穿电压（表面击穿）的膜厚在本发明的CRD中是足够的，这是因为尽管需要28至30V的漏击穿电压，但在栅与晶体管基片之间仅施加了V TH+α电压。然而，由于包含ESD（结）的Di是28V，如前所述，同时不存在对10MV足够的安全界限来防止此时的击穿，所以对8MV/cm，350埃的最小厚度是足够的。
因此，在本发明中把栅膜厚度范围定在350至600埃之间。而且，当本发明的实施例中包含差分放大器并且设有分离的Vdd用于运行时，以及当24V产生于Vdd时，对于24V需要保证3MV，亦即，对于构成差分放大器的所有CMOS晶体管，需要保证大于800埃的厚度。然而，用于输出的晶体管应保证VH为24V或者厚度为350至600埃，并且用第二十一实施例的LOCOS漏区结构，或者用前述的并在本例也采用的DDD结构，可以保持漏区击穿电压。
如上所述，由耗尽型N沟道MOS晶体管构成半导体集成电路器件的CRD，其中栅、源和基片电气连接。栅绝缘膜规定为小于500埃，栅沟道长度（L长度）规定为大于8μm。当期望把沟道耗尽的V TH降至如小于VL＝1.5V时，例如，把它设定为小于-0.9V，当期望把其降低至小于VL＝1.0V时，将其设定为小于-0.8V。其具有与IP对应的第一W宽度的沟道的漏区，对于期望的IP是不够的，还有第二漏区，它具有第二W宽度的沟道，其中存在多种沟道W宽度，对这些沟道宽度按需进行选择，使其与第一漏区并联连接。这些多种W宽度取Xn的尺寸比例。这是，X是大于1.0的数值，n是大于1.0的值。由此，可在±1至5%的范围内与期望的IP完全一致。因此首次可实现非常高性能和低成本的CRD，而不降低产品合格率、不增大芯片尺寸、不增加无用的库存。