等待时闪小的通信系统及通信方法 本发明涉及一种等待时闪小的通信系统及通信方法，该系统中，将一个或数个低速信号经多路传输变为(multiplexing)高速信号。在此过程中会产生所谓的等待时闪(waiting time jitter)，本发明将提出降低等待时闪的通信系统及方法。
在数字信号传输系统中，以DS1到DS2的转换为例，DS1信号将以一定的码框(frame)结构转变成速率较高的DS2讯号。图1为一个DS2信号的主讯框(master frame)，由1176位元组成。一个主讯框50包含51，52，53，54四个副码框(subframe)，每个副码框有295位元。每个副码框代表一个低速的频道(chahnel)，它可进一步分为6个各49位元的组(group)。每组由控制位元M，C，F或X为首，其中M及F位元为码框位元，x为警示位元，c1、c2、c3、c4为填塞控制位元(stuffing control bit)。下面将解释其用途。
每一个码框的前五个群，及51-1至51-5，51-1至52-5，53-1至53-5，54-1至54-5，都包含48个位元的有效负载(payload)位元及一个控制位元。但各码框的第六组却是由一个控制位元，47个有效负载位元及一个填塞位元(s1-s4)所组成。每一个填塞位元可能代表一数据位元或无效位元。因此副码框51-54可能带有287或288个数据位元。参考图2可进一步了解填塞位元的作用。
考虑将数个低速信号多工为一个较高速的信号，每一个低速信号可能由于时钟信号时脉(clock)的不稳定或不准确而彼此不同步。因此每一个低速信号将先经同步后再多工。图2表示一个同步器(synchronizer)60与解同步器(desynchronizer)70。其用途分别是将低速信号同步变换为较高速的信号以及将一个高速信号解变换为较低速的信号。
局部振汤器640提供读出时脉以便将数据由缓冲器中读出。此时脉信号将输入逻辑电路645，而输出一个间断的时脉信号至读出指标计数器625，根据此指标值将缓冲器内的数据读出。缓冲器可降低低速信号的不同步性，但是读与写所用地时间不可能精确的同步而只是所谓的类同步，两者之间会有一些频率位移存在，如果读出时脉比写入时脉快，缓冲器可能被吸干，反之，则可能满溢(overflow)。此两者都将导致多工的不连续，即所谓的“滑漏”(slip)。
为避免以上现象，可利用位元填塞的技巧于系统中。以DS1至DS2的转换为例，DS1的四个频道对应的填塞位元分别为S1，S2，S3，S4。当写入时脉太快时，在填塞位元的位置放入一个真正的数据位元，使读出的速度加快。否则，将使填塞位元代表一个无效位元。如图所示，写入指标计数器615的输出与读出计数器的输出将送至比较电路630来比较出其相位差。图3(a)为相位差的图示。由图可知，它是一个锯齿状的波形。注意，在此使用上述的相位比较方式是为描述方便。事实上，写入时脉与间断的时脉可先经由其它处理后再产生两者间的相位差信号。此相位差讯号将送至一个调整决定电路(justificationdecision circuit)635。此电路将上述的相位差与一个临界值(threshold)(见图3(a))做一比较后产生一个调整信号(justification signal)来代表相位差是否超过临界值。图3(c)为调整信号的图例。如图，其信号宽度代表相位差超过临界值的时间。由电路635所示输出的调整信号将送至电路645，电路645亦同时接收振荡器640所产生的时脉信号以及电路650产生的码框时序信号(见图3(d))。当码框信号为“1”时代表目前对应到为高速信号的有效负载或填塞位元的位置，否则码框信号将为“0”。因此，码框时序信号与调整信号可将它视为读出时脉的制能信号(enable)，而由逻辑电路645的输出如图3(d)所表示的间断时脉。由于间断时脉包含规律的控制位元及不规律的填塞位元，造成其不连续且不规律，因此导致所谓的等待时间时闪。所谓的时闪是指短时间的相位杂信。图4(a)表示一个无时闪的时脉信号(unjitter clock)，而图4(b)为一个有时闪的时脉信号，图4(c)为时闪量的示意图，用单位间隔(unit interval)为单位量，经过傅里叶转换后可以得到时闪的频谱图。一般来说，等待时闪的大小与正常化后的填塞比例(stuffing ratio)有关，填塞比例p定义如下：P=FW-FrF]]>其中Fw为写入时脉的频率，
Fr为读出时脉的频率，
F为码框的频率。当填塞比例的倒数为整数时，等待时闪不会产生低频的包络(envelope)，但若接近于整数又不等于整数时，将会产生低频的包络而使得解多工器内的锁相回路(phase locked loop)难以处理。
实际上，在长时间的平均下，读出时脉的平均频率应等于写入时脉的平均频率，因此，滑漏应该可以避免。数据依间断读出时脉由缓冲器内读出，如同上面所述，每个频道都有填塞位元并决定其为有效或无效的数据。如此将可同步地将较高速的信号传送到解多工器70去。
较高速的信号在解同步器接收后首先送到一个数据库(data pump)750而后解多工为数个较低频的信号。因为较低频的信号必须以连续的方式送出因此需要一个连续的时脉来引出。然而这个连续的时脉必需由移去附加位元(overhead bit)，控制位元以及填塞位之后的间断时脉所产生，其中附加位元及控制位元的发生是规律且可以预测的，因此所造成的时闪可很容易移去。如同同步器60，解同步器包括写入指标计数器715及读出指标计数器725。
另一方面，由于填塞位元所造成的间断是不规律的，因此造成的等待时间时闪亦不易移去，因为较低频的频道所需要的时脉必须经过平均及平整(smooth)的程序，为提供此功能，通常使用锁相回路760来完成。一般锁相回路中有一个电压控制振荡器765来输出一所需的读出时脉，而此读出时脉使读出指标计数器的值增加后读出缓冲器720内的数据。同时，这个时脉也送到锁相回路的相位比较器770与写入时脉做相位的比较。比较后的输出将送到低通滤波器775后再送到电压控制振荡器中以得到一适当频率的读出时脉。间断时脉经过锁相回路的处理后可以得到较平整且连续的时脉，且其频率近乎于写入时脉的平均频率。由缓冲器读出的数据与平整化后的时脉将送到传输线介面(line interface)780后再进行传送。
同步器60及解同步器70将尽可能的减少等待时闪，但等待时闪的频率可以低至接近OHZ。由图3(e)所表示的调整信号是由调整决定电路635的输出加成到相位比较器630后的结果，其中包含一个较高频的调整时闪及低频的包络。此低频包络即使经过大型原缓冲器或锁相回路，也很难消除。等待时闪在很多文献中已有所研究，详见：D.Duttweiler，Waiting Time Jitter，BELLSYS.TECH.J.，vol.51，pp.165-207，Jan.，1972；P.E.K.Chow，Jitter Due to pulseStuffing Synchronization，IEEE Trans.Comm.，vol.COM-21，pp.845-859，Jul.，1973；W.Grover，T.Noore&J.Mc Eachern，Waiting Time Jitter Reduction by synchronizer Stuff Threshold Modulation，Proc.GLOBELCOMM，pp.13.7.1-13.7.5(1987)；G.Pierbon&R.Valussi，Jitter Analysis of a DoubleModulation Threshold Pulse Stuffing Synchronizer，IEEE Trans.COMM.，vol.39，no4，pp.594-602，Apr.，1991.在W.Grover等人的文献中提出一个新的方法--填塞临界值调制(stuffing threshold modulation；STM)来减少等待时闪，其方法的目的在于把等待时闪调制到较高频的频谱以便锁相回路来处理。他们所提的方法是利用一锯齿波来代替传统的固定临界值(其图形见图3)，也就是说，图2中的指标比较器630的相位差输出波形如图3(g)所示。图3(h)中，调整决定电路产生了一个脉冲来表示当时的相位差大于临界值并且将等待时闪调制至较高的频率，之后在解同步器内的锁相回路会进一步滤去某些频率以上的等待时闪，其结果使得还原后的时脉留有较小的等待时闪。然而对一些情况而言，这个方法仍会留下无法接受的等待时闪量。
本发明的目的在于提供一种等待时闪量更小的通信方法及系统。
本发明可以用于将一个或数个低频的频道多工为一个较高速的频道的传输系统同步器中。一般来说，低频的频道彼此是非同步的，必需先将其同步为较高速的频道。此过程可藉由一个缓冲器来完成。缓冲器的写入时脉是由低频的数据还原得来，而读出时脉可能是一个局部的振荡器。码框中除了有效位元与控制位元外还有所谓的填塞位元，当写入时脉较读出时脉快时，填塞位元所代表的就是一个有效的数据，藉此造成加快一个位元的读出动作。反之填塞位元就代表一个无效的数据，利用这种调整的过程来避免缓冲器被“吸干”或“溢满”的现象。
具体说，缓冲器的写入信号控制缓冲器的写入动作而读出信号控制了读出的动作。例如，读出信号可以是一个指标，它连续的指向所要读出的位置。相同的，写入指标亦连续的指向所要写入的位置。而读出及写入信号可以由一个读出及写入时脉来产生。一个比较电路是用来比较读出及写入信号的相位差而产生一个相位差信号，而这个信号将送到调整决定电路与一个动态随机的临界值做比较。随此比较的结果，调整决定电路将产生一个调整信号来表示此时相位差超越动态随机临界值与否。以实施例来说，调整信号的脉冲宽度等于相位差超越动态随机临界值的时间，利用此脉冲来调节缓冲器读出的速率。
实际上所谓的动态随临界值并不需要是真正完全随机的。也可以使用一个虚拟随机序列(pseudorandom sequence)当作临界值。实际上，这样的临界值可以由模拟事先预测。例如临界值可以在某个设定范围内随机选取。对一特定的同步器，通过这个范围的选定可以将所需的临界值最佳化(可根据系统信号速率，时脉的准确规格与填塞位元位元量等做模拟)。之后所得到的临界值序列可以储存于电路中，例如只读存储器(ROM)等。
对应于每个码框，随机临界值产生器155产生一临界值，而且，此随机序列可以“离线”(off line)产生，也就是说可以在其他的处理器上做模拟后产生。提供同步与解同步器的系统参数，例如码框的格式，信号速度，时脉的准确性范围，填塞位元的位元数，时序抽取电路(timing extrating circuitry)及时脉整形电路(clock smoothing circuitry)等特性后，处理器可利用程序模拟来产生(虚拟的)动态随机临界值。对不同组的临界值分别测量其等待时闪的大小。例如：可以控制随机序列落在不同的上界与下界间，根据其结果来选择最佳的动态随机临界值序列。之后，可以将所得到的随机临界值存于ROM等电路内。而后，将所得到的动态随机临界值依时序送到调整决定电路135。电路135将相位差信号与临界值做比较，而根据这个比较而产生一个正/负调整信号。此调整信号包含一连串的脉冲而该脉冲代表相位差超过临界值的状态。
电路135产生的调整信号亦参与逻辑门145的致能控制，为了适当地将码框分为各个时槽(timeslot)，码框时序信号只在对应于有效填塞位元的位置致能(enable)，再配合调整信号而将缓衡器内的数据读出。因此逻辑门145输出一间断的时脉，而间断处则代表码框的时序控制位元与无效的填塞位元。其中，由码框的控制位元所导致的间断是规律的，但由调整位元引起的是不规律的。由缓冲器读出的数据再经过多工器加入应有的附加位元后再送到传输线上。上述的最佳化随机填塞临界值调变结构提供了一个在位元填塞同步系统中用以降低等待时闪的方法。根据所提出的发明能真正将系统中等待时闪降低，尤其是低频的等待时闪。
附图简介：
图1为一个传统的DS2码框结构。
图2为一个同步器及解同步器。
图3(a)为一传统的相位比较电路的相位差输出信号示意图。
图3(b)为相位差与一个传统的固定临界值比较示意图。
图3(c)为图3(b)比较后的调整信号输出示意图。
图3(d)为由多工器的数据库产生的传统码框信号。
图3(e)为等待时闪高频与低频谐波示意图。
图3(f)为STM所用的锯齿波临界值示意图。
图3(g)为图3(a)的相位差与图3(f)的临界值的比较结果示意图。
图3(h)为由图3(g)所得的调整信号波形。
图4(a)表示一个无时闪的信号。
图4(b)表示一个有时闪的图4(a)信号。
图4(c)为一图4(b)的时闪波形。
图5为本发明实例中的同步器与解同步器。
图6为本发明的临界值波形示意图。
图7(a)-(c)分别为使用固定临界值，STM以及所提发明的等待时闪的功率谱(power spectrum)。
图8为三种方法的等待时闪比较示意图。
图9为一个虚拟随机序列产生器。
图5表示发明中的同步器100与解同步器200。同步器接收数个低频信号加以同步成为高频信号。而解同步器将高频信号解多工为低频的信号。同时解同步器产生一个连续的时脉来读出低频信号。同步器100将提供适当的电路来处理每个低频频道，图中仅显示出处理一个频道的电路。在此，低频的频道数并无限制。低频信号将同时输入同步器的缓冲器120中。同时时脉还原电路将由接收的数据还原出写入时脉，此时脉将接到缓冲器的写入时脉输入端以及写入指标计数器115。写入指标计数器115的指标输出即送到缓冲器的地址输入端以便将数据写入。
局部振荡器140提供较高速的同步时脉，所产生的时脉送到逻辑电路145的与门。以电路亦同时接收调整信号及附加位元，根据这些信号，电路145输出一个间断的读出时脉。此时脉将送到缓冲器的读出信号输入端以及读出指标计数器125。读出指标计数器125将依此时脉增加指标而将缓冲器内的数据读出。如图示，读出/写入指标计数器的输出都送到一比较器130。然而，这只是个例子。比较器130亦可以接收其他如还原的写入时脉及间断读出时脉为输入来产生相位差信号。这个相位差信号将送至调整决定电路135。
动态随机临界值产生器155将产生动态随机临界值信号。图6即为动态随机临界值波形的例子。实际上，动态随机临界值并不需要是完全随机的，也可以为一个虚拟随机序列当作临界值。例如，这个随机临界值产生器可以包含一个存储器来储存临界值然后重复使用，例如将100个临界值储存于ROM之内。此外图9的虚拟随机序列产生电路500也可用来产生重复的虚拟随机序列。如图所示，电路500也可包括数个串接的触发器501-515，以及简单的逻辑门，例如互斥非门(XOR)。这样的电路便可以得到近于随机的虚拟随机序列产生所需的临界值。
较高速的信号接着传送到解同步器由数据库250接收。根据数据时槽的分配将数据解多加工为较低频的信号后再写入解同步器的缓冲器220内。此外，数据库将由接收的数据还原出一个平整且连续的时脉。另外，也送出一个码框时序信号来标明有效位元，控制位元以及填塞位元的位置。此信号将送到逻辑电路245并与还原的写入时脉组合成一间断的写入时脉。间断的写入时脉将馈送至缓冲器220的写入时脉输入端。而写入指标计数器215根据接受的间断写入时脉来改变计数值，而此计数值即为解同步器缓冲器的写入地址，藉此地址便可将数据写入缓冲器内的适当位置。间断的写入时脉亦送到一锁相回路260，锁相回路中的相位比较器将此间断写入时脉与电压控制振荡器的输出做比较后将所得的相位差信送到一低通滤波器275。过滤后的相位差信号再送到电压控制振荡器控制其输出频率。电压控制振荡器的输出时脉将当做读出时脉。上述的读出时脉接到缓冲器220的读出时脉输入端及读出指标计数器225的递增输入。计数器225根据读出时脉来改变计数值，而此计数值即为解同步器缓冲器的读出地址，藉此地址便可将数据由缓冲器内的适当位置读出。读出后的数据将送到连接界面(line interface)280。
使用动态随机临界值可将更多低频的等待时闪调制至较高频的频谱。由于较高频的等待时闪有利于解同步器的锁相回路的滤波，因此可以将整个系统的等待时闪量降低。这可以从与以前的方法的比较结果得知：图7(a)为使用固定临界值的等待时闪的能量频谱图。如图所示，其结果显示在5Hz甚至1Hz以下有极大的分量。其次图7(b)为使用STM的等待时闪能量频谱图。该图显示其结果在10Hz以下的能量减少了，但仍有可观的能量集中在极低频的频谱附近，这些能量将难以移去。最后，图7(c)为使用本发明的动态随机临界值的结果。如图所示，在10Hz以下的能量较前两种方法少，且无明显的分量集中于OHz附近。由于大部分的时闪能量都被移至高频处，因此将有更多量的时闪可以由锁相回路滤去。最后，图8所示，其为固定临界值，STM，与本发明的动态随机临界值方法的效能图。其效能的测量是以统一化(nomalized)后的时闪相对于填塞比例来绘图。如图所示，对每个填塞比例而言，使用本发明所得到的解同步器还原后的读出时脉的时闪量都较其它两种方法为低。
简单说，位元填塞的结构是使用在将低频频道多工为较高频的频率的类同步系统上。每个低频频道写入时脉写入缓冲器内，也依读出时脉由衡器内读出。比较电路将读出时脉与写入时脉做比较而产生相位差。接着调整决定电路比较相位差信号与动态随机临界值后，产生一串调整脉冲来显示相位差超过临界值的时间。而此调整脉冲将可调整缓冲器写入及读出的速度。
最后，需说明的是以上揭露只是本发明的实施例，任何熟悉此技艺者得以同样的技术思想，为任意变化的实施，也不脱离本发明的构思，也应属于本发明的保护范围内。