具有改进的绝缘图形的绝缘体上硅薄膜衬底 本发明涉及一种SOI衬底，特别是涉及在一对半导体衬底之间的接触面上提供的绝缘图形中的改进。
近年来，随着键合技术的改进，诸如绝缘体上硅薄膜衬底(SOI衬底)的彼此键合的多层叠衬底的应用领域也得到了发展。SOI衬底有一个诸如掩埋的氧化硅层的绝缘掩埋层，其对例如功率器件的高电压器件起着不导电的绝缘衬底的作用。对于功率器件，需要在高电压和高可靠性下提高它们的集成密度。在这种情况下，目前正在对所谓＂智能功率器件＂的新器件进行开发。为了实现这种智能功率器件，在衬底中部分和有选择地形成绝缘体上硅薄膜结构，以便将一纵向功率MOS场效应晶体管电路与一控制电路集成在一块单一的芯片上。这种功率器件例如在日本专利公开No.4-29353中已被公开。
图1是一个普通的智能功率器件地局部纵剖面视图，其中示出了控制电路区域110和一纵向功率MOS场效应晶体管电路区120的集成。该SOI衬底具有彼此键合的第一和第二单晶硅衬底100和200的叠层。在控制电路区110和第一和第二单晶硅衬底100和200之间的接触面上有选择地提供有氧化硅膜图形101。氧化硅图形101作为掩埋在该SOI衬底中的掩埋绝缘膜。即在控制电路区110中，第一和第二单晶硅衬底100和200彼此通过氧化硅膜图形101间接地键合。在纵向功率MOS场效应晶体管电路区120中，第一和第二单晶硅衬底100和200彼此直接地键合。控制电路在控制电路区110中形成，而纵向功率MOS场效应晶体管电路在纵向功率MOS场效应晶体管电路区120中提供。在该纵向功率MOS场效应晶体管电路中，纵向功率MOS场效应晶体管具有在第一单晶硅衬底100的一表面区中形成的扩散层。在纵向功率MOS场效应晶体管电路区120中，在第二单晶硅衬底200的表面上提供有该纵向功率MOS场效应晶体管的漏极。该纵向功率MOS场效应晶体管使漏极电流从扩散层经第一和第二单晶硅衬底100和200之间的接触面流向漏极。即，在纵向功率MOS场效应晶体管电路区120中的第一和第二单晶硅衬底100和200之间的接触面起着漏电流路径的作用。这要求在纵向功率MOS场效应晶体管电路区域120中的第一和第二单晶硅衬底100和200之间有着物理和电的最佳键合。
在平面视图中，氧化硅膜图形101具有以单独的芯片尺寸为基准的周期性。图2是说明图1中所示的上述SOI衬底的常规氧化硅膜图形101的平面视图。该硅氧化膜图形101包括多个横向成矩形的氧化硅膜的并行排列，其中所述并行排列通过直接键合区2彼此分开，每个键合区2成带状以分开相邻的两个矩形氧化硅膜排列。虚线所表示的方形区域对应着单独芯片区域1。单独的矩形氧化硅膜切断单独芯片区域1的底部一半部分，而直接键合区共用该单独芯片区域1的上部一半部分。图1是图2中沿B-B线的纵剖面视图。
本发明的发明人对常规功率MOS场效应晶体管的电特性进行了测定，证实了这样的事实，即根据该氧化硅膜的图形形状和按排可能出现器件特性的变坏。发明人对在第一和第二单晶硅衬底100和200之间接触面上的键合缺陷进行了调查。结果，很清楚，表示键合缺陷或未键合区的空隙延伸到多个相邻芯片区域，且该空隙造成器件性能的下降。图3是表示图2中所示的SOI衬底的第一和第二单晶硅衬底100和200之间接触面上的绝缘图形和空隙的平面视图。每个空隙可通过超声波检测观察。每个空隙可能以与氧化硅膜图形101的排列平行的方向延伸。即，器件性能的变坏有可能出现在沿与氧化硅膜图形101的排列平行的方向位置上。
上述空隙可以由平面性和对SOI衬底的第一和第二单晶硅衬底100和200的热处理的的差异造成。然而，实际上，把第一和第二单晶硅衬底100和200键合而不在它们之间的接触面上形成空隙是困难的。直接键合区在键合性质上不如间接键合区，在该间接键合区上，在两衬底之间的接触面上提供有氧化硅膜图形101。由于这一原因，在直接键合区中形成空隙的可能性高于其上在两衬底之间的接触面上提供有氧化硅膜图形101的间接键合区。此外，在氧化硅膜图形和单晶硅衬底表面之间的平面差异或阶梯也会导致空隙的形成。氧化硅膜的形成条件随衬底表面的位置变化，由此一些氧化硅膜图形的平面要高于单晶硅衬底表面。在这种情况下，在氧化硅膜图形和单晶硅衬底表面之间就形成了阶梯或平面差异。由于这一原因，在没有氧化硅膜图形101的第一和第二单晶硅衬底100和200之间的直接键合之前，优先获得第一和第二单晶硅衬底100和200之间通过氧化硅膜图形101的间接键合。如果在氧化硅膜图形和单晶硅衬底表面之间的阶梯或平面差异不是很小，则获得第一和第二单晶硅衬底100和200之间通过氧化硅膜图形101的间接键合，而没有氧化硅膜图形101的第一和第二单晶硅衬底100和200之间的直接键合是很难获得的。即，在直接键合区可能会形成空隙。由于氧化硅膜图形和单晶硅衬底表面之间的平面差异或键合条件的差异会导致空隙形成，所以这些空隙可能会延伸至相邻的芯片区域。这种向相邻芯片区域的空隙延伸的容限导致了芯片产量的下降。
在上述的情况下，需要开发一种消除了上述问题的具有改进的绝缘图形的新颖SOI衬底。
因此，本发明的一个目的是提供一种消除了上述问题的具有改进的绝缘图形的新颖SOI衬底。
本发明的另一个目的是提供一种具有改进的绝缘图形的新颖SOI衬底，它能够防止任何空隙延伸至相邻芯片区域。
本发明的再一个目的是提供一种具有改进的绝缘图形的新颖SOI衬底，它能够确保一对单晶硅衬底之间的最佳键合。
本发明的又一个目的是提供一种具有改进的绝缘图形的新颖SOI衬底，它能够保持芯片的高产量。
从下面的描述中，本发明的上述和其他目的、特性和优点将变得很清楚。
本发明提供一种绝缘体上硅薄膜衬底，其包括第一硅衬底，与第一硅衬底键合的第二硅衬底，在第一和第二硅衬底之间接触面的多个第一类型区上形成的多个绝缘膜图形，以便在该多个第一类型区上的第一和第二硅衬底通过所述多个绝缘膜图形间接地键合，而在多个第二类型区上的第一和第二硅衬底彼此直接地键合，其中该多个第一类型区中的每一个的所有边缘与该多个第二类型区相邻接，而该多个第二类型区中的每一个的所有边缘与该多个第一类型区相邻接。
下面，将参考附图对本发明的优选实施例进行详细地描述。
图1是说明常规智能功率器件的局部纵剖面视图。
图2是说明图1所示SOI衬底的常规氧化硅膜图形101的平面视图。
图3是说明图2中所示的SOI衬底的第一和第二单晶硅衬底100和200之间接触面上的常规绝缘图形和空隙的平面视图。
图4是说明根据本发明第一实施例中SOI衬底的改进的氧化硅膜图形的平面视图。
图5是根据本发明第一实施例说明在具有图4所示的改进的氧化硅膜图形的SOI衬底上形成的智能功率器件的局部纵剖面视图。
图6是根据本发明第一实施例说明在图4中所示的SOI衬底的改进绝缘图形和第一和第二单晶硅衬底之间接触面上的空隙的平面视图。
图7是说明根据本发明第二实施例中SOI衬底的改进的氧化硅膜图形的平面视图。
图8是说明根据本发明第三实施例中SOI衬底的改进的氧化硅膜图形的平面视图。
第一发明提供一种绝缘体上硅薄膜衬底，其包括第一硅衬底，与第一硅衬底键合的第二硅衬底，在第一和第二硅衬底之间接触面的多个第一类型区上形成的多个绝缘膜图形，以便在该多个第一类型区上的第一和第二硅衬底通过所述多个绝缘膜图形间接地键合，而在多个第二类型区上的第一和第二硅衬底彼此直接地键合，其中该多个第一类型区中的每一个的所有边缘与该多个第二类型区相邻接，而该多个第二类型区中的每一个的所有边缘与该多个第一类型区相邻接。
最好，在多个第二类型区上提供的多个绝缘膜图形是成方格式图形的形状。
在每一芯片区域中最好包括至少一对第一和第二类型区，所述芯片区域以阵列方式在第一和第二硅衬底的叠层中排列并由此被进行切割。
在每一芯片区域中最好包括两对第一和第二类型区。
在多个第二类型区上提供的多个绝缘膜图形最好是具有以一芯片区域尺寸为基准的周期性的周期性图形，所述芯片区域以阵列方式在第一和第二硅衬底的叠层中排列并由此被进行切割。
最好，在每一芯片区域中包括至少一个第一类型区和至少一个第二类型区，所述芯片区域以阵列方式在第一和第二硅衬底的叠层中排列并由此被进行切割，其中在每一区域中至少一个第二类型区被至少一个第一类型区包围着。
最好，第一和第二类型区以彼此垂直但与接触面平行的第一和第二两个方向交替和周期地设置。
第一和第二类型区最好具有相同的尺寸和相同的几何形状。
最好，控制电路在第一类型区中形成，而纵向功率MOS晶体管在第二类型区中形成。
第二发明提供一种绝缘体上硅薄膜衬底，其包括第一硅衬底，与第一硅衬底键合的第二硅衬底，在第一和第二硅衬底之间接触面的多个第一类型区上形成的多个绝缘膜图形，以便在该多个第一类型区上的第一和第二硅衬底通过所述多个绝缘膜图形间接地键合，而在多个第二类型区上的第一和第二硅衬底彼此直接地键合，其中该多个第一类型区中的每一个的周边部分与该多个第二类型区相邻接，而该多个第二类型区中的每一个的周边部分与该多个第一类型区相邻接。
最好，在多个第二类型区上提供的多个绝缘膜图形是成方格式图形的形状。
在每一芯片区域中最好包括至少一对第一和第二类型区，所述芯片区域以阵列方式在第一和第二硅衬底的叠层中排列并由此被进行切割。
在每一芯片区域中最好包括两对第一和第二类型区。
在多个第二类型区上提供的多个绝缘膜图形最好是具有以一芯片区域尺寸为基准的周期性的周期性图形，所述芯片区域以阵列方式在第一和第二硅衬底的叠层中排列并由此被进行切割。
最好，在每一芯片区域中包括至少一个第一类型区和至少一个第二类型区，所述芯片区域以阵列方式在第一和第二硅衬底的叠层中排列并由此被进行切割，其中在每一区域中至少一个第二类型区被至少一个第一类型区包围着。
最好，第一和第二类型区以彼此垂直但与接触面平行的第一和第二两个方向交替和周期地设置。
第一和第二类型区最好具有相同的尺寸和相同的几何形状。
最好，控制电路在第一类型区中形成，而纵向功率MOS晶体管在第二类型区中形成。
第三发明提供一种绝缘体上硅薄膜衬底，其包括第一硅衬底，与第一硅衬底键合的第二硅衬底，在第一和第二硅衬底之间接触面的多个第一类型区上形成的多个绝缘膜图形，以便在该多个第一类型区上的第一和第二硅衬底通过所述多个绝缘膜图形间接地键合，而在多个第二类型区上的第一和第二硅衬底彼此直接地键合，其中第一和第二类型区以彼此垂直但与接触面平行的第一和第二两个方向交替和周期地设置。
最好，在多个第二类型区上提供的多个绝缘膜图形是成方格式图形的形状。
在每一芯片区域中最好包括至少一对第一和第二类型区，所述芯片区域以阵列方式在第一和第二硅衬底的叠层中排列并由此被进行切割。
在每一芯片区域中最好包括两对第一和第二类型区。
在多个第二类型区上提供的多个绝缘膜图形最好是具有以一芯片区域尺寸为基准的周期性的周期性图形，所述芯片区域以阵列方式在第一和第二硅衬底的叠层中排列并由此被进行切割。
最好，在每一芯片区域中包括至少一个第一类型区和至少一个第二类型区，所述芯片区域以阵列方式在第一和第二硅衬底的叠层中排列并由此被进行切割，其中在每一区域中至少一个第二类型区被至少一个第一类型区包围着。
第一和第二类型区最好具有相同的尺寸和相同的几何形状。
最好，控制电路在第一类型区中形成，而纵向功率MOS晶体管在第二类型区中形成。
第一实施例
参考图4、5和6详细描述根据本发明的第一实施例。图4说明一个SOI衬底的改进氧化硅膜图形。图5说明以图4所示的改进氧化硅膜图形在一个SOI衬底中形成的一个智能功率器件。图6说明图4所示的改进的绝缘图形和一个SOI衬底的第一和第二单晶硅衬底之间的一个接触面上的空隙。
SOI衬底具有相互键合的第一和第二单晶硅衬底10和20的叠层。在第一和第二单晶硅衬底10和20之间的一个接触面上有选择地提供氧化硅膜图形11。氧化硅膜图形11作为掩埋在SOI衬底中的掩埋绝缘膜。就是说，在直接键合区2中，不提供氧化硅膜图形，以使第一和第二单晶硅衬底10和20不介入任何绝缘膜图形直接相互键合。另一方面，在间接键合区中，提供氧化硅膜图形11，以使第一和第二单晶硅衬底10和20通过氧化硅膜图形11相互间接键合。在直接键合区2中，提供纵向功率MOS场效应晶体管电路，而在间接键合区中，提供氧化硅膜图形11和控制电路。在纵向功率MOS场效应晶体管电路中，纵向功率MOS场效应晶体管具有在第一单晶硅衬底10的一个表面区中形成的扩散层。在直接键合区中在第二单晶硅衬底20的一个表面上提供纵向功率MOS场效应晶体管的一个漏极。纵向功率MOS场效应晶体管使漏极电流从扩散层经由第一和第二单晶硅衬底10和20之间的接触面流向漏极。就是说，直接键合区中的第一和第二单晶硅衬底10和20之间的接触面作为漏极电流路径。这需要直接键合区中的第一和第二单晶硅衬底10和20之间物理和电的完全键合。
在平面图中，氧化硅膜图形11是基于单个芯片尺寸周期性的。氧化硅膜图形11是具有基于芯片区域的尺寸的周期性的周期性图形，所述芯片区域以阵列方式在第一和第二硅衬底的叠层中排列并由此被进行切割。氧化硅膜图形11为格状图形的形状，以使每个矩形的直接键合区的所有周边与其上提供有氧化硅膜图形11的间接键合区相邻接，而具有氧化硅膜图形的每个间接键合区的所有周边与直接键合区相邻接。直接键合区和间接键合区在相互垂直但平行于第一和第二单晶硅衬底10和20之间的接触面的第一和第二两个方向中交替和周期性地设置，以形成格状图形。每个间接键合区2在每个芯片区域1的下半区上切断。每个直接键合区2在每个芯片区域1的上半区上切断。
平直度中的差异和对SOI衬底的第一和第二单晶硅衬底10和20的热处理可能会造成任何空隙。然而，实际上，把第一和第二单晶硅衬底10和20键合而不在它们之间的接触面上形成空隙是困难的。直接键合区2在键合性能方面比其上在第一和第二单晶硅衬底10和20之间的接触面上提供有氧化硅膜图形11的间接键合区差。为此，在直接键合区中形成空隙的可能性比在其上在第一和第二单晶硅衬底10和20之间的接触面上提供有氧化硅膜图形11的间接键合区中要高。另外，由氧化硅膜图形和单晶硅衬底表面之间的平面差异或阶梯造成空隙的形成。形成氧化硅膜的条件在衬底表面的位置上方变化，从而使某些氧化硅膜图形平面比单晶硅衬底表面高。这种情况下，在氧化硅膜图形和单晶硅衬底表面之间形成阶梯或平面差异。为此，在没有氧化硅膜图形11的第一和第二单晶硅衬底10和20之间的直接键合之前在第一和第二单晶硅衬底10和20之间通过氧化硅膜图形11获得间接键合。如果氧化硅膜图形和单晶硅衬底表面之间的阶梯或平面差异不是很小，则通过氧化硅膜图形11获得第一和第二单晶硅衬底10和20之间的间接键合，而很难获得没有氧化硅膜图形11的第一和第二单晶硅衬底10和20之间的直接键合。就是说，很可能在直接键合区2中形成空隙。即使由氧化硅膜图形和单晶硅衬底表面之间的平面差异或键合条件中的差异造成空隙，由于每个直接键合区被其上提供有氧化硅膜图形11的间接键合区包围，可防止空隙延伸到相邻芯片。就是说，包围直接键合区的氧化硅膜图形11可防止直接键合区中的空隙延伸到相邻直接键合区，即相邻芯片区域。这种对空隙延伸到相邻芯片区域的防止可使芯片的生产率提高。为此，上面具有改进绝缘图形的新SOI衬底免除了约束常规SOI衬底的问题。
上面的每个氧化硅膜图形11可以是1mm×2mm。上面的氧化硅膜图形11可以由熟知的光致抗蚀剂方法和局部硅氧化方法形成。上面的氧化硅膜图形11的厚度可以是约1微米。可设计选择氧化硅膜图形的尺寸和厚度的变化。
另外，也可使用氮化硅膜或其它绝缘膜代替氧化硅膜。
为键合第一和第二单晶硅衬底，最好在不低于1100℃的温度对其进行热处理不少于两小时。第二实施例
参考图7详细描述根据本发明的第二实施例，图7说明在SOI衬底的第一和第二单晶硅衬底之间的一个接触面上的改进绝缘图形和空隙。SOI衬底具有相互键合的第一和第二单晶硅衬底10和20的叠层。在第一和第二单晶硅衬底10和20之间的一个接触面上有选择地提供氧化硅膜图形11A。氧化硅膜图形11A作为掩埋在SOI衬底中的掩埋绝缘膜。就是说，在直接键合区2中，不提供氧化硅膜图形，以使第一和第二单晶硅衬底10和20不介入任何绝缘膜图形直接相互键合。另一方面，在间接键合区中，提供氧化硅膜图形11A，以使第一和第二单晶硅衬底10和20通过氧化硅膜图形11A相互间接键合。在直接键合区2中，提供纵向功率MOS场效应晶体管电路，而在间接键合区中，提供氧化硅膜图形11A和控制电路。在纵向功率MOS场效应晶体管电路中，纵向功率MOS场效应晶体管具有在第一单晶硅衬底10的一个表面区中形成的扩散层。在直接键合区中，在第二单晶硅衬底20的一个表面上提供纵向功率MOS场效应晶体管的一个漏极。纵向功率MOS场效应晶体管使漏极电流从扩散层经由第一和第二单晶硅衬底10和20之间的接触面流向漏极。就是说，直接键合区中的第一和第二单晶硅衬底10和20之间的接触面作为漏极电流路径。这需要直接键合区中第一和第二单晶硅衬底10和20之间物理和电的完全键合。
在平面图中，氧化硅膜图形11A是基于单个芯片尺寸周期性的。氧化硅膜图形11A是具有基于芯片区域的尺寸的周期性的周期性图形，所述芯片区域以阵列方式在第一和第二硅衬底的叠层中排列并由此被进行切割。氧化硅膜图形11A为格状图形的形状，以使每个方形的直接键合区的所有周边与其上提供有氧化硅膜图形11A的间接键合区相邻接，而具有氧化硅膜图形的每个间接键合区的所有周边与直接键合区相邻接。直接键合区和间接键合区在相互垂直但平行于第一和第二单晶硅衬底10和20之间的接触面的第一和第二两个方向中交替和周期性地设置，以形成格状图形。每两个方形间接键合区在每个芯片区域1的第一和第三四分之一区上切断，以使每两个方形间接键合区2在每个芯片区域1中斜对的第一和第三四分之一区设置。每两个直接键合区2在每个芯片区域1的第二和第四四分之一区上切断，以使每两个方形间接键合区2在每个芯片区域1中斜对的第二和第四四分之一区设置。两组直接和间接键合区在每个芯片区域中的那些设置将在第一和第二单晶硅衬底10和20之间的接触面上周期地延伸。
平直度中的差异和对SOI衬底的第一和第二单晶硅衬底10和20的热处理可能会造成任何空隙。然而，实际上，把第一和第二单晶硅衬底10和20键合而不在它们之间的接触面上形成空隙是困难的。直接键合区2在键合性能方面比其上在第一和第二单晶硅衬底10和20之间的接触面上提供有氧化硅膜图形11A的间接键合区差。为此，在直接键合区中形成空隙的可能性比在其上在第一和第二单晶硅衬底10和20之间的接触面上提供有氧化硅膜图形11A的间接键合区中要高。另外，由氧化硅膜图形和单晶硅衬底表面之间的平面差异或阶梯造成空隙的形成。形成氧化硅膜的条件在衬底表面的位置上方变化，从而使某些氧化硅膜图形平面比单晶硅衬底表面高。这种情况下，在氧化硅膜图形和单晶硅衬底表面之间形成阶梯或平面差异。为此，在没有氧化硅膜图形11A的第一和第二单晶硅衬底10和20之间的直接键合之前在第一和第二单晶硅衬底10和20之间通过氧化硅膜图形11A获得间接键合。如果氧化硅膜图形和单晶硅衬底表面之间的阶梯或平面差异不是很小，则通过氧化硅膜图形11A获得第一和第二单晶硅衬底10和20之间的间接键合，而很难获得没有氧化硅膜图形11A的第一和第二单晶硅衬底10和20之间的直接键合。就是说，很可能在直接键合区2中形成空隙。即使由氧化硅膜图形和单晶硅衬底表面之间的平面差异或键合条件中的差异造成空隙，由于每个直接键合区被其上提供有氧化硅膜图形11A的间接键合区包围，可防止空隙延伸到相邻芯片。就是说，包围直接键合区的氧化硅膜图形11A可防止直接键合区中的空隙延伸到相邻直接键合区，即相邻芯片区域。这种对空隙延伸到相邻芯片区域的防止可使芯片的生产率提高。为此，上面具有改进绝缘图形的新SOI衬底免除了约束常规SOI衬底的问题。可设计选择氧化硅膜图形的尺寸和厚度的变化。
另外，也可使用氮化硅膜或其它绝缘膜代替氧化硅膜。
为键合第一和第二单晶硅衬底，最好在不低于1100℃的温度对其进行热处理不少于两小时。第三实施例
参考图8详细描述根据本发明的第二实施例，图8说明在SOI衬底的第一和第二单晶硅衬底之间的一个接触面上的改进绝缘图形和空隙。SOI衬底具有相互键合的第一和第二单晶硅衬底10和20的叠层。在第一和第二单晶硅衬底10和20之间的一个接触面上有选择地提供氧化硅膜图形11B。氧化硅膜图形11B作为掩埋SOI衬底中的掩埋绝缘膜。就是说，在直接键合区2中，不提供氧化硅膜图形，以使第一和第二单晶硅衬底10和20不介入任何绝缘膜图形直接相互键合。另一方面，在间接键合区中，提供氧化硅膜图形11B，以使第一和第二单晶硅衬底10和20通过氧化硅膜图形11B相互间接键合。在直接键合区2中，提供纵向功率MOS场效应晶体管电路，而在间接键合区中，提供氧化硅膜图形11B和控制电路。在纵向功率MOS场效应晶体管电路中，纵向功率MOS场效应晶体管具有在第一单晶硅衬底10的一个表面区中形成的扩散层。在直接键合区中，在第二单晶硅衬底20的一个表面上提供纵向功率MOS场效应晶体管的一个漏极。纵向功率MOS场效应晶体管使漏极电流从扩散层经由第一和第二单晶硅衬底10和20之间的接触面流向漏极。就是说，直接键合区中的第一和第二单晶硅衬底10和20之间的接触面作为漏极电流路径。这需要直接键合区中第一和第二单晶硅衬底10和20之间物理和电的完全键合。
在平面图中，氧化硅膜图形11B是基于单个芯片尺寸周期化的。氧化硅膜图形11B是具有基于芯片区域的尺寸的周期性的周期性图形，所述芯片区域以阵列方式在第一和第二硅衬底的叠层中排列并由此被进行切割。氧化硅膜图形11B按阵列排列并由第一和第二单晶硅衬底10和20在其上被相互直接键合的划线区相互分开。在对应于单个芯片区域的方形中定义外形或周边。每个氧化硅膜图形11B有一个矩形开口。每个氧化硅膜图形11B的该开口允许在其上第一和第二单晶硅衬底10和20被相互直接键合的直接键合区的存在。每个氧化硅膜图形11B的该开口被每个氧化硅膜图形11B包围。就是说，直接键合区2被每个氧化硅膜图形11B包围。
平直度中的差异和对SOI衬底的第一和第二单晶硅衬底10和20的热处理可能会造成任何空隙。然而，实际上，把第一和第二单晶硅衬底10和20键合而不在它们之间的接触面上形成空隙是困难的。直接键合区2在键合性能方面比其上在第一和第二单晶硅衬底10和20之间的接触面上提供有氧化硅膜图形11B的间接键合区差。为此，在直接键合区中形成空隙的可能性比在其上在第一和第二单晶硅衬底10和20之间的接触面上提供有氧化硅膜图形11B的间接键合区中要高。另外，由氧化硅膜图形和单晶硅衬底表面之间的平面差异或阶梯造成空隙的形成。形成氧化硅膜的条件在衬底表面的位置上方变化，从而使某些氧化硅膜图形平面比单晶硅衬底表面高。这种情况下，在氧化硅膜图形和单晶硅衬底表面之间形成阶梯或平面差异。为此，在没有氧化硅膜图形11B的第一和第二单晶硅衬底10和20之间的直接键合之前在第一和第二单晶硅衬底10和20之间通过氧化硅膜图形11B获得间接键合。如果氧化硅膜图形和单晶硅衬底表面之间的阶梯或平面差异不是很小，则通过氧化硅膜图形11B获得第一和第二单晶硅衬底10和20之间的间接键合，而很难获得没有氧化硅膜图形11B的第一和第二单晶硅衬底10和20之间的直接键合。就是说，很可能在直接键合区2中形成空隙。即使由氧化硅膜图形和单晶硅衬底表面之间的平面差异或键合条件中的差异造成空隙，由于每个直接键合区被其上提供有氧化硅膜图形11B的间接键合区包围，可防止空隙延伸到相邻芯片。就是说，包围直接键合区的氧化硅膜图形11B可防止直接键合区中的空隙延伸到相邻直接键合区，即相邻芯片区域。这种对空隙延伸到相邻芯片区域的防止可使芯片的生产率提高。为此，上面具有改进绝缘图形的新SOI衬底免除了约束常规SOI衬底的问题。可设计选择氧化硅膜图形的尺寸和厚度的变化。
另外，也可使用氮化硅膜或其它绝缘膜代替氧化硅膜。
为键合第一和第二单晶硅衬底，最好在不低于1100℃的温度下对其进行热处理不少于两小时。
本发明的改进对与本发明有关的技术领域中的普通技术人员来说是显而易见，应该理解，作为说明给出和描述的实施例并不意味着被认为是对发明的限定意义。因此，其意在由权利要求覆盖落入本发明精神和范围内的所有改进。