半导体存储器及其制造方法 本发明涉及以自对准方式形成器件布线用的接触孔的半导体存储器的结构和制造方法。特别是在DRAM的存储单元中应用于以自对准方式形成位线接触点(contact)和存储节点接触点的结构和制造方法时，本发明的效果很好。
图9是示出现有的半导体存储器中的接触点的结构的图。该图9示出DRAM的存储单元部分的剖面结构，特别是示出位线接触点和存储节点接触点的状态。
在图9中，1是硅衬底，2是元件分离区，3是栅绝缘膜，4是由导电性多晶硅等构成的栅电极的一部分，5是由高熔点金属与硅的化合物构成的栅电极的一部分，6是栅电极而且是传输门，7是氧化硅膜，8是氧化膜侧壁(side wall)，10a是氮化硅膜，11是低浓度杂质扩散区，12是高浓度杂质扩散区，13是另一个高浓度杂质扩散区，14和15是层间氧化膜，16是由导电性多晶硅等构成的位线电极的一部分，17是高熔点金属与硅地化合物构成的位线电极的一部分，18是位线，19是位线接触点，20是存储节点接触点，21是存储节点。
在图9中示出的接触点中，考虑例如由于照相制版的对准偏移从而使存储节点接触点20产生偏移的情况。图10是表示此时的存储节点接触点20与衬底1的接触部分的状态的图，图11是为了比较起见表示在不产生偏移的情况下形成存储节点接触点20时的存储节点接触点20与衬底1的接触部分的状态的图。
由于照相制版的对准偏移使存储节点接触点20产生偏移时，存储节点接触点20相对于传输门6比较接近，如图9和图10所示，在存储节点接触点20与衬底1的接触部分处栅6的侧壁8被削去。
再有，由于在存储节点接触点20中使用的导电性多晶硅中通常掺入磷(P)等杂质，在与硅衬底1接触时，磷(P)等杂质因其后的工艺中的热处理等从该导电性多晶硅扩散出来，故使晶体管的源/漏的结构发生变化。因此，如图10所示，由于从存储节点接触点20等电极材料扩散出来的杂质之故，低浓度杂质扩散层11的宽度d2与图11中示出的正常情况下的低浓度杂质扩散层11的宽度d1相比变小，d2＜d1。此时，要考虑晶体管的耐压性能下降等的不良情况。
即使在对存储节点接触点20开孔后通过离子注入等形成高浓度杂质扩散区13的情况下，由于在对存储节点接触点20开孔时确定形成高浓度杂质扩散区13的部位，也产生相同的不良情况。即，在以上任一种情况下，由于存储节点接触点20开孔时的叠合精度之故，都存在产生该不良情况的可能性。
如以上所述，迄今为止例如在DRAM的存储单元中，通过较薄的例如一层层间氧化膜形成位线接触点，再通过较厚的例如二层层间氧化膜形成存储节点接触点时，在形成即使接触点开口用的照相制版的叠合发生偏移也不产生不良情况的接触点方面存在困难。因此，存在产生接触点与传输门的接触或晶体管特性的变化等的问题。
本发明是为了解决这种现有的问题而完成的，本发明涉及下述的结构和制造方法：例如在DRAM的存储单元中，使用所谓自对准法形成位线接触点，同时在存储节点接触点部分中将作为位线接触点的刻蚀阻挡层而淀积的氮化膜作为第二侧壁形成并使用。
即，本发明的半导体存储器的特征在于：备有多个在半导体衬底的主表面上形成的、分别具有有源区和用第一绝缘膜覆盖的传输门的MOS晶体管；在相邻的传输门之间形成为了覆盖上述第一绝缘膜和有源区而形成的第二绝缘膜和贯通该第二绝缘膜通到上述有源区的第1接触点，而且在其他的相邻的传输门之间只在上述传输门的侧面形成为了覆盖上述第一绝缘膜而形成的第二绝缘膜和贯通该第二绝缘膜间通到有源区的第2接触点。
此外，本发明的半导体存储器的特征在于：上述半导体衬底用硅半导体形成，上述第1绝缘膜用氧化硅膜形成，再者，上述第2绝缘膜用氮化硅膜形成。
此外，本发明的半导体存储器的特征在于：上述第1接触点是位线接触点，上述第2接触点是存储节点接触点。
此外，本发明的半导体存储器的制造方法的特征在于，包括：在半导体衬底的主表面上形成多个分别具有有源区和用第一绝缘膜覆盖的传输门的MOS晶体管的工序；在形成了上述多个MOS晶体管的上述半导体衬底上形成第2绝缘膜的工序；在相邻的传输门之间形成贯通上述第二绝缘膜通到上述有源区的第1接触点的工序；在其他的相邻的传输门之间通过各向异性刻蚀对上述第二绝缘膜进行刻蚀，只在上述传输门的侧面的上述第1绝缘膜上留下第二绝缘膜，贯通该第二绝缘膜间形成通到其他有源区的第2接触点的工序。
此外，本发明的半导体存储器的制造方法的特征在于：使用硅半导体作为上述半导体衬底，形成氧化硅膜作为上述第一绝缘膜，形成氮化硅膜作为上述第2绝缘膜。
此外，本发明的半导体存储器的制造方法的特征在于：形成位线接触点作为上述第1接触点，形成存储节点接触点作为上述第2接触点。
图1是表示本发明的实施例1的半导体器件的结构的剖面图。
图2是表示本发明的实施例1的半导体器件的结构的剖面图，是用于说明传输门与接触点的关系的局部扩大图。
图3是表示本发明的实施例2的半导体器件的制造方法的剖面图，表示形成传输门的工序。
图4是表示本发明的实施例2的半导体器件的制造方法的剖面图，表示形成位线接触点部分的抗蚀剂的工序。
图5是表示本发明的实施例2的半导体器件的制造方法的剖面图，表示形成位线接触点部分的氮化膜的工序。
图6是表示本发明的实施例2的半导体器件的制造方法的剖面图，表示形成位线接触点的工序。
图7是表示本发明的实施例2的半导体器件的制造方法的剖面图，表示形成位线的工序。
图8是表示本发明的实施例2的半导体器件的制造方法的剖面图，表示使用直径缩小开口技术形成存储节点接触点的工序。
图9是表示现有的半导体器件的结构的剖面图。
图10是表示现有的半导体器件的结构的剖面图，示出接触点部分的扩大图。
图11是表示现有的半导体器件的结构的剖面图，示出接触点部分的扩大图。
以下参照附图说明本发明的实施例。在各图中，相同的符号分别表示相同或相当的部分。
实施例1
图1是表示本发明的一个实施例的半导体存储器的结构的剖面图。该图1表示DRAM的存储单元部分的剖面结构，特别是示出位线接触点和存储节点接触点的状态。
在图1中，1是硅半导体衬底，2是由LOCOS法等形成的元件分离绝缘膜(氧化硅膜)，3是由硅热氧化膜等构成的栅绝缘膜，4是由导电性多晶硅等构成的传输门(同时是栅电极)的下层膜，5是由用于使传输门(栅电极)变成低电阻的高熔点金属与硅的化合物构成的传输门的上层膜，6是由上层膜4和下层膜5构成的传输门(同时是栅电极)，7是通过CVD法淀积TEOS等构成的绝缘膜(氧化硅膜)，8是由TEOS等构成的、形成侧壁的绝缘膜(氧化硅膜)，9是绝缘膜(氧化硅膜)，10a是氮化硅膜，10b是氮化硅膜侧壁，11是低浓度杂质扩散区，12是高浓度杂质扩散区，13是另一个高浓度杂质扩散区，14和15是层间绝缘膜(氧化硅膜)，16是导电性多晶硅等构成的位线接触点而且是位线电极的下层膜，17是高熔点金属与硅的化合物等构成的位线电极的上层膜，18是由上层膜16和下层膜17构成的位线，19是位线接触点(第1接触点)，20是存储节点接触点(第2接触点)，21是存储节点。
其中，绝缘膜(氧化硅膜)7、绝缘膜(氧化硅膜)8和绝缘膜(氧化硅膜)9作为一个整体构成覆盖传输门6的第1绝缘膜。此外，氮化硅膜10a和氮化硅膜侧壁10b构成在第一绝缘膜上形成的第2绝缘膜。再有，低浓度杂质扩散区11、高浓度杂质扩散区12和13构成存储单元晶体管的有源区。
还有，这里位线接触点19指的是为了连接位线18与在硅衬底1上形成的有源区而对层间绝缘膜进行开口的接触孔，存储节点接触点20同样指的是为了连接存储节点21与在硅衬底1上形成的有源区而对层间绝缘膜进行开口的接触孔。
如该图1所示，存储单元晶体管的构成包括：栅氧化膜3、栅电极6和位于在其两侧作为源/漏区的硅衬底1上的有源区，即低浓度杂质扩散区11、高浓度扩散区12或另一个高浓度杂质扩散区13。在硅衬底1上以矩阵状排列多个这样的存储单元晶体管。
此外，用栅氧化膜3和传输门6形成字线，用布线层形成位线。在存储节点21的上部存在有成为对置电极的单元板，中间介入电容器的电介质膜，但由于在本发明的说明中不涉及这部分，故在图示中将其省略。此外，关于存储节点21的结构，这里以圆筒形来图示，但在本发明中对其不作特别的限定。
再有，在对存储节点接触点20进行开口后，通过注入杂质离子形成高浓度杂质扩散区13。此外，因为存储节点21的材料是掺入了杂质的导电性多晶硅，所以上述高浓度扩散区13也可以是从该存储节点21本身扩散的杂质扩散区。
在这样构成的半导体存储器中，首先在位线接触点19中，在与位线接触点19邻接的传输门(栅电极)6中在覆盖氧化膜侧壁8和上面的氧化膜7的氧化膜9上预先使淀积到必要的厚度的氮化膜10a从传输门6的侧面延伸到上部。因而，即使位线接触点19发生偏移，由于层间氧化膜14的刻蚀中止于氮化膜10a，故可防止传输门6与位线18接触。
此外，在这样构成的半导体存储器中，在积累作为数据的电荷的存储节点21的存储节点接触点20中，随着存储节点接触点20接近衬底1，它就越来越接近传输门6，但由于存在由氮化膜构成的侧壁10b，故可与传输门6保持绝缘。此外，由于存储节点21在位线18的上部形成，故存储节点接触点20有必要贯通层间氧化膜14和15，形成得较深，但由于氮化硅膜只作为侧壁10b而形成，只通过层间氧化膜的刻蚀就可形成存储节点接触点20，故其形成变得容易。
关于上述位线和存储节点的接触点的形状，再参照图2进行详细的说明。图2是将图1的形成半导体存储器(DRAM)的传输门(栅电极)6和接触点的部分扩大后示出的图。为简单起见，在该图2中图1的氧化膜9并入氧化膜7和8，故将其省略。
在图示右侧，位线接触点部分中相邻传输门6的间隔x3(尺寸约为0.35微米)与位线接触点的直径x4(尺寸约为0.25微米)的设计上的裕量x1只有0.05微米，是照相制版的叠合精度(约小于0.1微米)的约一半。因此，必定以某种概率存在位线接触点与传输门6短路的可能性。为了回避这种不良情况，用于位线接触点部分的自对准接触点的氮化膜10a有必要以原来的较厚的淀积厚度留下来并延伸到传输门6的上侧。
另一方面，在图示的左侧，在存储节点接触点的部分中，相邻传输门6的设计上的间隔x5约为0.4微米，在该宽度之间形成直径x6(尺寸约为0.3微米)的存储节点接触点。此时的传输门6与存储节点接触点的设计的裕量x2只是约0.05微米，存储节点接触点削去侧壁8的一部分，如考虑照相制版的叠合精度(约小于0.1微米)，则必定以某种概率存在位线接触点与传输门6短路的可能性。但实际上由于使用直径缩小开口方法对存储节点接触进行开口，故形成时的存储节点接触点的直径x61约0.1微米，传输门6与存储节点接触点的设计的裕量，如图2中用x21示出的，约为0.15微米。
为了不使晶体管的源/漏结构有大的变化，有必要使存储节点接触点20不与侧壁8接触。此时，由于侧壁8的宽度约为0.05微米，故存储节点接触点20与侧壁8的间隔x 22约为0.1微米，大体与照相制版的叠合精度相同。由此可知，用于存储节点接触点部分的自对准接触点的氮化膜是以传输门6的侧壁8的侧壁上形成的氮化膜侧壁10b示出的那种程度的膜就足够了。
由以上所述可知，在本实施例的半导体存储器中，在位线接触点一侧，在覆盖传输门6的氧化膜7、8上按照原样留下淀积得较厚的氮化膜以形成接触点，另一方面，在存储节点接触点一侧，在覆盖传输门6的氧化膜侧壁8上留下薄的侧壁状的氮化膜10b以形成接触点。由此，在两者的接触点中形成接触点不与传输门接触的结构，而且形成晶体管的特性也不变化的结构。
在本实施例的半导体存储器中，在DRAM的存储单元中位线接触点成为使用了所谓自对准法的结构，此外，作为位线接触点的刻蚀阻挡层而淀积的氮化膜在存储节点接触点部分中构成为侧壁。
由于存储节点接触点与位线接触点相比，刻蚀时的纵横比(接触孔的深度对开口直径之比)非常大，故因RIE(反应离子刻蚀)的滞后(lag)，刻蚀气体达不到接触孔的底部，容易产生不能对接触点进行开口的不良情况。如在接触孔的底部存在与层间膜不同的材料的膜，则刻蚀变得更为困难。例如考虑在整个面上留下用于位线接触点开口的氮化膜的情况，则在存储节点接触点部分在底部留下氮化膜，最初只是对氧化膜的刻蚀，但最后必须在高的纵横比的状态下刻蚀接触点底部的氮化膜。如采用本实施例的结构，由于存储节点接触点的底部没有氮化膜，故可回避这种不良情况。
实施例2
从图3至图8是示出本发明的另一个实施例中的半导体存储器的制造方法的图。
如关于本实施例的制造方法进行说明的话，首先参照图3，在硅半导体衬底1上形成元件分离区2，虽然未图示，但进行阱、沟道中止层、沟道掺杂层等的离子注入。其次，形成栅氧化膜3，其上形成构成栅电极的导电性多晶硅膜4和高熔点金属与硅的化合物的膜5，其上形成氧化膜7。再者，通过刻蚀形成栅电极6后，通过磷(P)或砷(As)等的离子注入形成低浓度杂质扩散区11。
其后，在栅电极6的侧面形成了侧壁8后，在所希望的区域内通过离子注入形成高浓度杂质扩散区12。该高浓度杂质扩散区12不仅可通过这种离子注入来形成，在下面说明的工序中，也可从位线的掺杂了的多晶硅16通过杂质的扩散来形成。这些低浓度杂质扩散区11和高浓度杂质扩散区12成为硅衬底1的主表面上的有源区，成为存储单元晶体管的源/漏区。其后，在整个面上淀积约10～20nm的氧化膜9。氧化膜7、8和9整体地构成覆盖传输门6的第1绝缘膜。其次，在氧化膜9上淀积膜厚为几十nm的氮化膜10，作为第2绝缘膜。氧化膜9起到防止因氮化膜10直接与有源区、即硅衬底1的表面接触而引起的应力的不良影响的作用。
其次，如图4所示，只在打算形成位线接触点(第1接触点)的部分通过照相制版对抗蚀剂22进行图形刻蚀而留下。形成该抗蚀剂22，使之从夹住位线接触点部分的一对晶体管的传输门6的侧面延伸到上表面。
其次，从图4的晶片处通过反应性离子刻蚀(RIE)对氮化膜10进行各向异性刻蚀。由此，如图5所示，在用抗蚀剂22覆盖的位线接触点部分中，氮化膜10的一部分原封不动地保留下来，作为覆盖有源区12的、从传输门6的侧面经氧化膜7和8延伸到上表面的膜厚为几十nm的氮化膜10a而保留下来。另一方面，在打算形成存储节点接触点(第2接触点)的部分中，只在相邻的传输门6的氧化膜侧壁(第1绝缘膜)8上保留较薄的侧壁状的氮化膜(第2绝缘膜)10b。
其次，如图6所示，对于图5的晶片，形成平坦性良好的层间氧化膜14。
其后，虽然图中未示出，但在层间氧化膜14上涂敷抗蚀剂，通过光刻工艺只对层间氧化膜14的位线接触孔部分进行有选择的、各向异性的刻蚀，形成位线接触点用的开口。其次，从该开口部分通过只对氮化膜10a进行有选择的各向异性刻蚀，形成位线接触点19。这样一来，使用所谓自对准法形成了位线接触点。
其次，在图6的晶片上淀积导电性多晶硅膜16，在其上淀积例如钨(W)、钛(Ti)、钴(Co)等高熔点金属与硅的化合物(以下简称为“硅化物”)的膜17。其后，经过照相制版、刻蚀等工序，如图7所示形成位线18。再有，其后形成与层间氧化膜14相同的平坦性良好的层间氧化膜15。
其次，如图8所示，对于图7的晶片，使用直径缩小技术对存储节点接触点20进行开口。其后，在淀积成为存储节点21的导电性多晶硅之前，通过离子注入等形成高浓度杂质区13。
其后，淀积成为存储节点21的导电性多晶硅，经过几个工艺，形成图1中示出的存储节点21等，这样就形成了图1中示出的半导体器件的结构。
再有，因为存储节点21的材料是掺入了杂质的导电性多晶硅，所以高浓度杂质区13也可以是从该存储节点21本身扩散而形成的杂质扩散区。
如采用该方法，即使用于形成存储节点接触点20的照相制版的叠合发生某些偏移，在形成存储节点接触点20时的各向异性刻蚀中，传输门6的氧化膜侧壁8受到外侧的氮化膜侧壁10b的保护而不会被削去，故可回避传输门6与存储节点21发生电短路这样的不良情况。此外，由于同样的原因，因晶体管的传输门6的边缘附近的源/漏区的杂质分布不会改变，故可均匀地保持存储单元的晶体管特性。
与实施例1中参照图2所说明的相同，由于位线接触点19与栅电极6的间隔的容限小于位线接触点19的照相制版的叠合精度，故必定以某种概率存在栅电极6与位线接触点19重叠的可能性。因而，有必要在与形成位线接触点的部分邻接的栅电极6处，在氧化膜侧壁8和上面的氧化膜7之上，预先使淀积到必要的厚度的氮化膜10a从栅电极6的侧面延伸到上部。这样一来，即使位线接触点19发生偏移，但层间氧化膜14的刻蚀在从栅电极6的侧面延伸到上部的氮化膜10a处中止，之后对氮化膜10a进行刻蚀并开口。通过该氮化膜刻蚀，栅极的氧化膜侧壁8和栅电极6的上面的氧化膜7不会被削去，例如即使位线接触点19发生偏移，也可防止栅电极6与位线接触点20接触。
另一方面，由于在使用直径缩小开口方法对存储节点接触点20进行开口时使孔径缩小，故栅电极或传输门6与存储节点接触点20的间隔的容限大致与照相制版的叠合精度相同。因而，用于存储节点接触点20的自对准接触点的氮化膜是在栅电极或传输门6的氧化膜侧壁8的侧壁上形成的那种程度就足够了。
因此，在本实施例的制造方法中，在DRAM的存储单元中，使用所谓自对准法形成位线接触点，同时，形成作为位线接触点的刻蚀阻挡层而淀积的氮化膜，以便在存储节点接触点部分处成为第2侧壁。因而，可同时淀积和形成氮化膜，作为位线接触点和存储节点接触点的各自的开口中的自对准接触点用的刻蚀保护膜，与分别地形成的情况相比，可减少工序数目。
再者，存储节点接触点与位线接触点相比，刻蚀时的纵横比(接触孔的深度对开口直径之比)非常大，故因RIE的滞后等的影响，刻蚀气体达不到接触孔的底部，容易产生不能对接触点进行开口的不良情况。如在接触孔的底部存在与层间膜不同的材料的膜，则刻蚀变得更为困难。例如考虑在整个面上留下位线接触点开口用的氮化膜的情况，则在存储节点接触点部分在底部留下氮化膜，对层间绝缘膜进行刻蚀后，必须在高的纵横比的状态下再刻蚀氮化膜。
但是，通过采用本发明的制造方法，由于存储节点接触点的底部不留下氮化膜，故只刻蚀氧化膜即可，不需要复杂的工艺。
因此，通过在与存储节点接触点部分邻接的晶体管的第1侧壁(氧化膜侧壁)上形成材料性质不同的第2侧壁(氮化膜侧壁)，即使产生存储节点接触点20的对准偏移，在存储节点接触点开口时由氧化膜构成的第一侧壁不会被削去，可形成具有均匀特性的晶体管，此外，可防止传输门与存储节点的短路等。
如以上所说明的那样，如采用本发明，在半导体存储器，特别是DRAM的存储单元中，使用所谓自对准法形成位线接触点，同时，形成作为位线接触点的刻蚀阻挡层而淀积的氮化膜，以便在存储节点接触点部分处成为第2侧壁。
由此，在两者的接触点中，即使发生叠合偏移，也可在接触点与传输门不接触的情况下形成，可形成对于衬底有源区的接触点。再者，如采用本制造方法，可得到存储单元晶体管的特性也不发生变化的半导体存储器。